論文の概要: Adding numbers with spiking neural circuits on neuromorphic hardware
- arxiv url: http://arxiv.org/abs/2503.10387v1
- Date: Thu, 13 Mar 2025 14:04:11 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-03-14 15:54:34.027541
- Title: Adding numbers with spiking neural circuits on neuromorphic hardware
- Title（参考訳）: ニューロモルフィックハードウェア上でのスパイクニューラルネットワークによる数の追加
- Authors: Oskar von Seeler, Elena C. Offenberg, Carlo Michaelis, Jannik Luboeinski, Andrew B. Lehr, Christian Tetzlaff,
- Abstract要約: 我々はLavaソフトウェアフレームワークに1つのシーケンシャルおよび2つの並列バイナリ加算器を実装し、それらをニューロモルフィックチップであるLoihi 2にデプロイする。
本稿では、時間複雑性、ニューロン、シナプスリソース、および現在の実装で追加できる数値のビット幅の制約について述べる。
- 参考スコア（独自算出の注目度）: 0.0
- License:
- Abstract: Progress in neuromorphic computing requires efficient implementation of standard computational problems, like adding numbers. Here we implement one sequential and two parallel binary adders in the Lava software framework, and deploy them to the neuromorphic chip Loihi 2. We describe the time complexity, neuron and synaptic resources, as well as constraints on the bit width of the numbers that can be added with the current implementations. Further, we measure the time required for the addition operation on-chip. Importantly, we encounter trade-offs in terms of time complexity and required chip resources for the three considered adders. While sequential adders have linear time complexity $\bf\mathcal{O}(n)$ and require a linearly increasing number of neurons and synapses with number of bits $n$, the parallel adders have constant time complexity $\bf\mathcal{O}(1)$ and also require a linearly increasing number of neurons, but nonlinearly increasing synaptic resources (scaling with $\bf n^2$ or $\bf n \sqrt{n}$). This trade-off between compute time and chip resources may inform decisions in application development, and the implementations we provide may serve as a building block for further progress towards efficient neuromorphic algorithms.
- Abstract（参考訳）: ニューロモルフィックコンピューティングの進歩は、数の追加のような標準的な計算問題の効率的な実装を必要とする。
ここでは、Lavaソフトウェアフレームワークに1つのシーケンシャルおよび2つの並列バイナリ加算器を実装し、それらをニューロモルフィックチップであるLoihi 2にデプロイする。
本稿では、時間複雑性、ニューロン、シナプスリソース、および現在の実装で追加できる数値のビット幅の制約について述べる。
さらに,チップ上での追加動作に要する時間を測定した。
重要なのは、時間的複雑さと考慮された3つの加算器に必要なチップリソースという観点で、トレードオフに直面していることです。
シーケンシャルな加算器は線形時間複雑性を持つ$\bf\mathcal{O}(n)$と、ビット数$n$で線形に増加するニューロンとシナプスを必要とするが、並列的な加算器は一定の時間複雑性を持つ$\bf\mathcal{O}(1)$と、線形に増加するニューロンの数も必要だが、非線形に増加するシナプス的な資源($\bf n^2$または$\bf n \sqrt{n}$)も必要である。
この計算時間とチップリソースのトレードオフは、アプリケーション開発における決定を知らせる可能性があるし、私たちが提供する実装は、効率的なニューロモルフィックアルゴリズムへのさらなる進歩のためのビルディングブロックとして機能するかもしれない。
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