論文の概要: AssertionForge: Enhancing Formal Verification Assertion Generation with Structured Representation of Specifications and RTL

• arxiv url: http://arxiv.org/abs/2503.19174v1
• Date: Mon, 24 Mar 2025 21:53:37 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-26 16:49:57.954246
• Title: AssertionForge: Enhancing Formal Verification Assertion Generation with Structured Representation of Specifications and RTL
• Title（参考訳）: AssertionForge: 仕様とRTLの構造化表現による形式検証アッサーション生成の強化
• Authors: Yunsheng Bai, Ghaith Bany Hamad, Syed Suhaib, Haoxing Ren,
• Abstract要約: 本稿では,仕様とRTLの両方から知識グラフ(KG)を構築する新しい手法を提案する。 仕様から初期KGを作成し、RTLコードから抽出された情報と体系的に融合し、統合された総合KGとなる。 4つの設計実験により,提案手法は従来手法よりもSVAの品質を著しく向上させることが示された。
• 参考スコア（独自算出の注目度）: 6.062811197376495
• License:
• Abstract: Generating SystemVerilog Assertions (SVAs) from natural language specifications remains a major challenge in formal verification (FV) due to the inherent ambiguity and incompleteness of specifications. Existing LLM-based approaches, such as AssertLLM, focus on extracting information solely from specification documents, often failing to capture essential internal signal interactions and design details present in the RTL code, leading to incomplete or incorrect assertions. We propose a novel approach that constructs a Knowledge Graph (KG) from both specifications and RTL, using a hardware-specific schema with domain-specific entity and relation types. We create an initial KG from the specification and then systematically fuse it with information extracted from the RTL code, resulting in a unified, comprehensive KG. This combined representation enables a more thorough understanding of the design and allows for a multi-resolution context synthesis process which is designed to extract diverse verification contexts from the KG. Experiments on four designs demonstrate that our method significantly enhances SVA quality over prior methods. This structured representation not only improves FV but also paves the way for future research in tasks like code generation and design understanding.
• Abstract（参考訳）: SystemVerilog Assertions (SVA) を自然言語仕様から生成することは、仕様固有の曖昧さと不完全性のため、形式検証(FV)において大きな課題である。 既存のLCMベースのアプローチであるAssertLLM(英語版)は仕様文書のみから情報を取り出すことに重点を置いており、しばしばRTLコードに存在する重要な内部信号の相互作用や設計の詳細を捉えることに失敗し、不完全または不正な主張につながった。 本稿では、ドメイン固有のエンティティと関係型を持つハードウェア固有のスキーマを用いて、仕様とRTLの両方から知識グラフ(KG)を構築する新しいアプローチを提案する。 仕様から初期KGを作成し、RTLコードから抽出された情報と体系的に融合し、統合された総合KGとなる。 この組み合わせ表現は、設計をより深く理解し、KGから様々な検証コンテキストを抽出するように設計されたマルチレゾリューションコンテキスト合成プロセスを可能にする。 4つの設計実験により,提案手法は従来手法よりもSVAの品質を著しく向上させることが示された。 この構造化された表現は、FVを改善するだけでなく、コード生成や設計理解といったタスクにおける将来の研究の道を開く。

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