論文の概要: Exploration of Design Alternatives for Reducing Idle Time in Shor's Algorithm: A Study on Monolithic and Distributed Quantum Systems

• arxiv url: http://arxiv.org/abs/2503.22564v1
• Date: Fri, 28 Mar 2025 16:07:52 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-31 19:09:59.752461
• Title: Exploration of Design Alternatives for Reducing Idle Time in Shor's Algorithm: A Study on Monolithic and Distributed Quantum Systems
• Title（参考訳）: ショアアルゴリズムにおけるアイドル時間削減のための設計代替策の探索:モノリシックおよび分散量子システムに関する研究
• Authors: Moritz Schmidt, Abhoy Kole, Leon Wichette, Rolf Drechsler, Frank Kirchner, Elie Mounzer,
• Abstract要約: Shorのアルゴリズムでは、量子ビット効率を保ちながら、アイドル時間を最小限に抑えるための交互設計手法を導入する。 また,複数チャネルが存在する場合のタスク再構成によって実行効率が向上することを示す。 本研究は,Shorのアルゴリズムに対して,コンパイルされた量子回路を最適化するための構造化された枠組みを提供する。
• 参考スコア（独自算出の注目度）: 4.430488261124667
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Shor's algorithm is one of the most prominent quantum algorithms, yet finding efficient implementations remains an active research challenge. While many approaches focus on low-level modular arithmetic optimizations, a broader perspective can provide additional opportunities for improvement. By adopting a mid-level abstraction, we analyze the algorithm as a sequence of computational tasks, enabling systematic identification of idle time and optimization of execution flow. Building on this perspective, we first introduce an alternating design approach to minimizes idle time while preserving qubit efficiency in Shor's algorithm. By strategically reordering tasks for simultaneous execution, we achieve a substantial reduction in overall execution time. Extending this approach to distributed implementations, we demonstrate how task rearrangement enhances execution efficiency in the presence of multiple distribution channels. Furthermore, to effectively evaluate the impact of design choices, we employ static timing analysis (STA) -- a technique from classical circuit design -- to analyze circuit delays while accounting for hardware-specific execution characteristics, such as measurement and reset delays in monolithic architectures and ebit generation time in distributed settings. Finally, we validate our approach by integrating modular exponentiation circuits from QRISP and constructing circuits for factoring numbers up to 64 bits. Through an extensive study across neutral atom, superconducting, and ion trap quantum computing platforms, we analyze circuit delays, highlighting trade-offs between qubit efficiency and execution time. Our findings provide a structured framework for optimizing compiled quantum circuits for Shor's algorithm, tailored to specific hardware constraints.
• Abstract（参考訳）: Shorのアルゴリズムは最も顕著な量子アルゴリズムの1つであるが、効率的な実装を見つけることは活発な研究課題である。 多くのアプローチは低レベルなモジュラー演算の最適化に重点を置いているが、より広い視点では改善の機会を提供することができる。 中レベルの抽象化を採用することで、アルゴリズムを一連の計算タスクとして分析し、アイドル時間の体系的同定と実行フローの最適化を可能にする。 この観点から、まず、Shorのアルゴリズムで量子ビット効率を保ちながら、アイドル時間を最小限に抑えるための交互設計手法を導入する。 同時実行のためのタスクを戦略的に並べ替えることで、全体の実行時間が大幅に短縮される。 本手法を分散実装に拡張し,複数の分散チャネルが存在する場合のタスク再配置により実行効率が向上することを示す。 さらに、設計選択の影響を効果的に評価するために、従来の回路設計の手法である静的タイミング解析(STA)を用いて、モノリシックアーキテクチャにおける測定やリセット遅延、分散環境でのエビット生成時間といったハードウェア固有の実行特性を考慮しつつ、回路遅延を分析する。 最後に,QRISPからモジュール型指数回路を統合し,最大64ビットまでの因数分解回路を構築することにより,我々のアプローチを検証する。 中性原子、超伝導、イオントラップ量子コンピューティングプラットフォームにわたる広範な研究を通じて、回路遅延を分析し、量子ビット効率と実行時間の間のトレードオフを明らかにする。 本研究は,特定のハードウェア制約に合わせたShorのアルゴリズムに対して,コンパイルされた量子回路を最適化するための構造化されたフレームワークを提供する。

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