論文の概要: Diversity Methods for Improving Convergence and Accuracy of Quantum Error Correction Decoders Through Hardware Emulation

• arxiv url: http://arxiv.org/abs/2504.01164v1
• Date: Tue, 01 Apr 2025 20:04:27 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-04-03 13:20:51.475426
• Title: Diversity Methods for Improving Convergence and Accuracy of Quantum Error Correction Decoders Through Hardware Emulation
• Title（参考訳）: ハードウェアエミュレーションによる量子誤り訂正デコーダの収束性と精度向上のための多様性手法
• Authors: Francisco Garcia-Herrero, Javier Valls, Llanos Vergara-Picazo, Vicente Torres,
• Abstract要約: 本稿では,ソフトウェアモデルの代わりに実際のハードウェアを用いて,量子誤り訂正デコーダの評価を行うハードウェアエミュレータを提案する。 エミュレータは、150MHzで動作する1つのFPGAデバイスで、20日で1013ドルの異なるエラーパターンを探索することができる。 Intel Core i9に128GBのRAMを搭載した最適化されたC++ソフトウェアは、同様の結果を得るのに1年以上かかる。
• 参考スコア（独自算出の注目度）: 0.46873264197900916
• License:
• Abstract: Understanding the impact of accuracy and speed when quantum error correction (QEC) decoders transition from floating-point software implementations to finite-precision hardware architectures is crucial for resource estimation on both classical and quantum sides. The final performance of the hardware implementation influences the code distance, affecting the number of physical qubits needed, and defines connectivity between quantum and classical control units, among other factors like refrigeration systems. This paper introduces a hardware emulator to evaluate QEC decoders using real hardware instead of software models. The emulator can explore $10^{13}$ different error patterns in 20 days with a single FPGA device running at 150 MHz, guaranteeing the decoder's performance at logical rates of $10^{-12}$, the requirement for most quantum algorithms. In contrast, an optimized C++ software on an Intel Core i9 with 128 GB RAM would take over a year to achieve similar results. The emulator also enables storing patterns that generate logical errors for offline analysis and to design new decoders. Using results from the emulator, we propose a diversity-based method combining several belief propagation (BP) decoders with different quantization levels. Individually, these decoders may show subpar error correction, but together they outperform the floating-point version of BP for quantum low-density parity-check (QLDPC) codes like hypergraph or lifted product. Preliminary results with circuit-level noise and bivariate bicycle codes suggest hardware insights can also improve software. Our diversity-based proposal achieves a similar logical error rate as BP with ordered statistics decoding, with average speed improvements ranging from 30% to 80%, and 10% to 120% in worst-case scenarios, while reducing post-processing algorithm activation by 47% to 96.93%, maintaining the same accuracy.
• Abstract（参考訳）: 量子誤り訂正(QEC)デコーダが浮動小数点ソフトウェア実装から有限精度ハードウェアアーキテクチャへ移行する際の精度と速度の影響を理解することは、古典的・量子的両面における資源推定に不可欠である。 ハードウェア実装の最終性能はコード距離に影響を与え、必要となる物理量子ビットの数に影響を与え、冷却システムなどの他の要因の中で量子制御ユニットと古典制御ユニット間の接続を定義する。 本稿では,ソフトウェアモデルの代わりに実ハードウェアを用いてQECデコーダの評価を行うハードウェアエミュレータを提案する。 エミュレータは、150MHzで動作する単一のFPGAデバイスで、20日間で10^{13}$の異なるエラーパターンを探索し、ほとんどの量子アルゴリズムの要求である10^{12}$の論理レートでデコーダのパフォーマンスを保証する。 対照的に、128GBのRAMを搭載したIntel Core i9上で最適化されたC++ソフトウェアは、同様の結果を得るために1年以上かかる。 エミュレータはまた、オフライン分析のための論理的エラーを生成するパターンを格納し、新しいデコーダを設計することを可能にする。 エミュレータの結果を用いて,異なる量子化レベルを持つ複数の信念伝搬(BP)デコーダを組み合わせた多様性に基づく手法を提案する。 個別に、これらのデコーダはサブパーエラー補正を示すが、共に、ハイパーグラフやリフトされた製品のような量子低密度パリティチェック(QLDPC)符号に対してBPの浮動小数点バージョンより優れている。 回路レベルのノイズと二変量自転車符号による予備的な結果から、ハードウェアの洞察もソフトウェアの改善を示唆している。 我々の多様性に基づく提案はBPと同じような論理的誤り率を実現し、平均速度は30%から80%、最悪のシナリオでは10%から120%向上し、後処理アルゴリズムのアクティベーションを47%から96.93%削減し、同じ精度を維持した。

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