論文の概要: Hardware optimized parity check gates for superconducting surface codes

• arxiv url: http://arxiv.org/abs/2211.06382v1
• Date: Fri, 11 Nov 2022 18:00:30 GMT
• ステータス: 処理完了
• システム内更新日: 2023-01-19 18:20:10.517225
• Title: Hardware optimized parity check gates for superconducting surface codes
• Title（参考訳）: 超伝導表面コードのためのハードウェア最適化パリティチェックゲート
• Authors: Matthew J. Reagor, Thomas C. Bohdanowicz, David Rodriguez Perez, Eyob A. Sete, and William J. Zeng
• Abstract要約: 誤り訂正符号は、フォールトトレラントな量子論理ステップを実現するために、マルチキュービットの測定を使用する。 超伝導トランスモン量子ビット間の多体相互作用に基づく非従来型表面コードの解析を行う。 このアプローチの基盤となる多体効果にもかかわらず、論理的欠点を推定すると、この設計は従来の設計に比べて少なくとも現実的な雑音に対して堅牢である可能性が示唆されている。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Error correcting codes use multi-qubit measurements to realize fault-tolerant quantum logic steps. In fact, the resources needed to scale-up fault-tolerant quantum computing hardware are largely set by this task. Tailoring next-generation processors for joint measurements, therefore, could result in improvements to speed, accuracy, or cost -- accelerating the development large-scale quantum computers. Here, we motivate such explorations by analyzing an unconventional surface code based on multi-body interactions between superconducting transmon qubits. Our central consideration, Hardware Optimized Parity (HOP) gates, achieves stabilizer-type measurements through simultaneous multi-qubit conditional phase accumulation. Despite the multi-body effects that underpin this approach, our estimates of logical faults suggest that this design can be at least as robust to realistic noise as conventional designs. We show a higher threshold of $1.25 \times 10^{-3}$ compared to the standard code's $0.79 \times 10^{-3}$. However, in the HOP code the logical error rate decreases more slowly with decreasing physical error rate. Our results point to a fruitful path forward towards extending gate-model platforms for error correction at the dawn of its empirical development.
• Abstract（参考訳）: 誤り訂正符号は、フォールトトレラントな量子論理ステップを実現するためにマルチキュービット計測を使用する。 実際、フォールトトレラントな量子コンピューティングハードウェアのスケールアップに必要なリソースは、このタスクによって主に設定されます。 したがって、次世代プロセッサをジョイント測定用に調整することで、スピード、精度、コストが向上し、大規模量子コンピュータの開発が加速する可能性がある。 本稿では,超伝導トランスモン量子ビット間の多体相互作用に基づく非慣習的表面コードの解析により,このような探索の動機付けを行う。 ハードウェア最適化パリティ(HOP)ゲートは,複数ビット条件相の同時蓄積による安定化型測定を実現する。 このアプローチの基盤となる多体効果にもかかわらず、論理的欠点を推定すると、この設計は従来の設計に比べて少なくとも現実的な雑音に対して堅牢である可能性が示唆されている。 標準コードの$0.79 \times 10^{-3}$よりも高いしきい値が1.25 \times 10^{-3}$である。 しかし,HOP符号では,物理誤差率の低下に伴って論理誤差率が低下する。 この結果から,経験的発展の夜明けにゲートモデルプラットフォームを拡張して誤り訂正を行うという,実りある道筋を示す。

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