論文の概要: A Scalable Decoder Micro-architecture for Fault-Tolerant Quantum
Computing
- arxiv url: http://arxiv.org/abs/2001.06598v1
- Date: Sat, 18 Jan 2020 04:44:52 GMT
- ステータス: 処理完了
- システム内更新日: 2023-01-10 05:37:14.013581
- Title: A Scalable Decoder Micro-architecture for Fault-Tolerant Quantum
Computing
- Title（参考訳）: フォールトトレラント量子コンピューティングのためのスケーラブルデコーダマイクロアーキテクチャ
- Authors: Poulami Das, Christopher A. Pattison, Srilatha Manne, Douglas Carmean,
Krysta Svore, Moinuddin Qureshi, Nicolas Delfosse
- Abstract要約: We design a decoder micro-architecture for the Union-Find decoding algorithm。
量子コンピュータの全ての論理量子ビットに対して、誤り訂正を同時に行うために必要な復号ハードウェアの量を最適化する。
- 参考スコア（独自算出の注目度）: 2.617437465051793
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Quantum computation promises significant computational advantages over
classical computation for some problems. However, quantum hardware suffers from
much higher error rates than in classical hardware. As a result, extensive
quantum error correction is required to execute a useful quantum algorithm. The
decoder is a key component of the error correction scheme whose role is to
identify errors faster than they accumulate in the quantum computer and that
must be implemented with minimum hardware resources in order to scale to the
regime of practical applications. In this work, we consider surface code error
correction, which is the most popular family of error correcting codes for
quantum computing, and we design a decoder micro-architecture for the
Union-Find decoding algorithm. We propose a three-stage fully pipelined
hardware implementation of the decoder that significantly speeds up the
decoder. Then, we optimize the amount of decoding hardware required to perform
error correction simultaneously over all the logical qubits of the quantum
computer. By sharing resources between logical qubits, we obtain a 67%
reduction of the number of hardware units and the memory capacity is reduced by
70%. Moreover, we reduce the bandwidth required for the decoding process by a
factor at least 30x using low-overhead compression algorithms. Finally, we
provide numerical evidence that our optimized micro-architecture can be
executed fast enough to correct errors in a quantum computer.
- Abstract（参考訳）: 量子計算は、いくつかの問題に対して古典計算よりも大きな計算上の利点を約束する。
しかし、量子ハードウェアは従来のハードウェアよりもはるかに高いエラー率に苦しんでいる。
その結果、有用な量子アルゴリズムを実行するために広範囲な量子誤差補正が必要となる。
デコーダは、量子コンピュータに蓄積されるよりも早くエラーを識別する役割を担い、実用的なアプリケーション環境にスケールするために最小限のハードウェアリソースで実装されなければならないエラー訂正スキームの重要なコンポーネントである。
本研究では,量子コンピューティングにおいて最も一般的な誤り訂正符号であるsurface code error correctionについて検討し,union-find decodingアルゴリズムのためのデコーダマイクロアーキテクチャを設計する。
本稿では,デコーダを高速化する3段階の完全パイプライン化ハードウェア実装を提案する。
次に、量子コンピュータの全ての論理量子ビットに対して同時にエラー訂正を行うために必要な復号ハードウェアの量を最適化する。
論理量子ビット間でリソースを共有することにより、ハードウェアユニット数の67%の削減とメモリ容量の70%の削減が得られる。
さらに,低オーバヘッド圧縮アルゴリズムを用いて,デコード処理に必要な帯域幅を少なくとも30倍削減する。
最後に、最適化されたマイクロアーキテクチャが量子コンピュータの誤りを訂正するのに十分な速度で実行できるという数値的な証拠を提供する。
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