論文の概要: A 10.8mW Mixed-Signal Simulated Bifurcation Ising Solver using SRAM Compute-In-Memory with 0.6us Time-to-Solution

• arxiv url: http://arxiv.org/abs/2504.10384v1
• Date: Mon, 14 Apr 2025 16:28:14 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-04-15 16:49:57.632451
• Title: A 10.8mW Mixed-Signal Simulated Bifurcation Ising Solver using SRAM Compute-In-Memory with 0.6us Time-to-Solution
• Title（参考訳）: SRAMコンピュート・イン・メモリによる10.8mW混合信号同期分岐アイシングソル
• Authors: Alana Marie Dee, Sajjad Moazeni,
• Abstract要約: 本研究は、NPハード最適化問題に対するCMOSにおけるシミュレート・バイフルケーション(SB)イジング問題を提示する。 従来提案していたCMOSのIsingソルバと比較して, 時間と解法, 電力の大幅な改善を実現している。
• 参考スコア（独自算出の注目度）: 1.534667887016089
• License:
• Abstract: Combinatorial optimization problems are funda- mental for various fields ranging from finance to wireless net- works. This work presents a simulated bifurcation (SB) Ising solver in CMOS for NP-hard optimization problems. Analog domain computing led to a superior implementation of this algorithm as inherent and injected noise is required in SB Ising solvers. The architecture novelties include the use of SRAM compute-in-memory (CIM) to accelerate bifurcation as well as the generation and injection of optimal decaying noise in the analog domain. We propose a novel 10-T SRAM cell capable of performing ternary multiplication. When measured with 60- node, 50% density, random, binary MAXCUT graphs, this all- to-all connected Ising solver reliably achieves above 93% of the ground state solution in 0.6us with 10.8mW average power in TSMC 180nm CMOS. Our chip achieves an order of magnitude improvement in time-to-solution and power compared to previously proposed Ising solvers in CMOS and other platforms.
• Abstract（参考訳）: 組合せ最適化問題は、ファイナンスからワイヤレスネットワークまで、さまざまな分野において、ファンダメンタルである。 本研究は、NPハード最適化問題に対するCMOSにおけるシミュレート・バイフルケーション(SB)イジング問題を提示する。 アナログ・ドメイン・コンピューティングは、SBイジング・ソルバに固有のノイズと注入ノイズを必要とするため、このアルゴリズムの優れた実装につながった。 アーキテクチャの新規性には、分岐を加速するためのSRAM計算インメモリ(CIM)の使用、アナログ領域における最適な減衰ノイズの生成と注入が含まれる。 3次乗算が可能な新しい10-T SRAMセルを提案する。 60ノード、50%密度、ランダム、二値MAXCUTグラフで測定すると、この全対全連結イジング解法は0.6usで基底状態解の93%以上を確実に達成し、TSMC 180nm CMOSでは平均出力は10.8mWである。 我々のチップは、CMOSや他のプラットフォームで提案されたIsingソルバと比較して、時間-解法と電力の大幅な改善を実現している。

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