論文の概要: AES-RV: Hardware-Efficient RISC-V Accelerator with Low-Latency AES Instruction Extension for IoT Security
- arxiv url: http://arxiv.org/abs/2505.11880v1
- Date: Sat, 17 May 2025 07:15:36 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-05-20 14:57:10.912131
- Title: AES-RV: Hardware-Efficient RISC-V Accelerator with Low-Latency AES Instruction Extension for IoT Security
- Title（参考訳）: AES-RV: IoTセキュリティのための低レイテンシAES命令拡張を備えたハードウェア効率のRISC-V加速器
- Authors: Van Tinh Nguyen, Phuc Hung Pham, Vu Trung Duong Le, Hoai Luan Pham, Tuan Hai Vu, Thi Diem Tran,
- Abstract要約: AES-RVは、低遅延AES命令拡張を備えたハードウェア効率のRISC-Vアクセラレータである。
最高速度は255.97倍、エネルギー効率は453.04倍である。
- 参考スコア（独自算出の注目度）: 0.0879626117219674
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: The Advanced Encryption Standard (AES) is a widely adopted cryptographic algorithm essential for securing embedded systems and IoT platforms. However, existing AES hardware accelerators often face limitations in performance, energy efficiency, and flexibility. This paper presents AES-RV, a hardware-efficient RISC-V accelerator featuring low-latency AES instruction extensions optimized for real-time processing across all AES modes and key sizes. AES-RV integrates three key innovations: high-bandwidth internal buffers for continuous data processing, a specialized AES unit with custom low-latency instructions, and a pipelined system supported by a ping-pong memory transfer mechanism. Implemented on the Xilinx ZCU102 SoC FPGA, AES-RV achieves up to 255.97 times speedup and up to 453.04 times higher energy efficiency compared to baseline and conventional CPU/GPU platforms. It also demonstrates superior throughput and area efficiency against state-of-the-art AES accelerators, making it a strong candidate for secure and high-performance embedded systems.
- Abstract（参考訳）: Advanced Encryption Standard (AES)は、組み込みシステムやIoTプラットフォームを保護する上で不可欠な暗号アルゴリズムである。
しかし、既存のAESハードウェアアクセラレータは、しばしば性能、エネルギー効率、柔軟性の制限に直面している。
本稿では,全てのAESモードとキーサイズでリアルタイム処理に最適化された低遅延AES命令拡張を備えたハードウェア効率のRISC-VアクセラレータであるAES-RVを提案する。
AES-RVは、連続データ処理のための高帯域内部バッファ、独自の低遅延命令を備えたAESユニット、ピンポンメモリ転送機構でサポートされているパイプラインシステムという3つの重要なイノベーションを統合している。
Xilinx ZCU102 SoC FPGAに実装されたAES-RVは、ベースラインや従来のCPU/GPUプラットフォームと比較して最大255.97倍、最大453.04倍のエネルギー効率を実現している。
また、最先端のAESアクセラレーターに対して優れたスループットと面積効率を示し、セキュアで高性能な組み込みシステムの候補となる。
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