論文の概要: Optimizing QAOA circuit transpilation with parity twine and SWAP network encodings
- arxiv url: http://arxiv.org/abs/2505.17944v1
- Date: Fri, 23 May 2025 14:20:40 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-05-26 18:08:34.146151
- Title: Optimizing QAOA circuit transpilation with parity twine and SWAP network encodings
- Title（参考訳）: パリティツインとSWAPネットワーク符号化を用いたQAOA回路の伝送最適化
- Authors: J. A. Montanez-Barrera, Yanjun Ji, Michael R. von Spakovsky, David E. Bernal Neira, Kristel Michielsen,
- Abstract要約: 本研究は,完全接続回路を表現するために必要な2ビットゲート数と深さを削減する手法を提案する。
25%の接続性を持つ120kbitのQAOAインスタンスに対して,本手法は深さ85%の低減と2kbitゲートの28%の削減を実現している。
- 参考スコア（独自算出の注目度）: 0.3495246564946556
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Mapping quantum approximate optimization algorithm (QAOA) circuits with non-trivial connectivity in fixed-layout quantum platforms such as superconducting-based quantum processing units (QPUs) requires a process of transpilation to match the quantum circuit on the given layout. This step is critical for reducing error rates when running on noisy QPUs. Two methodologies that improve the resource required to do such transpilation are the SWAP network and parity twine chains (PTC). These approaches reduce the two-qubit gate count and depth needed to represent fully connected circuits. In this work, a simulated annealing-based method is introduced that reduces the PTC and SWAP network encoding requirements in QAOA circuits with non-fully connected two-qubit gates. This method is benchmarked against various transpilers and demonstrates that, beyond specific connectivity thresholds, it achieves significant reductions in both two-qubit gate count and circuit depth, surpassing the performance of Qiskit transpiler at its highest optimization level. For example, for a 120-qubit QAOA instance with 25% connectivity, our method achieves an 85% reduction in depth and a 28% reduction in two-qubit gates. Finally, the practical impact of PTC encoding is validated by benchmarking QAOA on the ibm_fez device, showing improved performance up to 20 qubits, compared to a 15-qubit limit when using SWAP networks.
- Abstract（参考訳）: 量子近似最適化アルゴリズム(QAOA)は、超伝導ベースの量子処理ユニット(QPU)のような固定レイアウトの量子プラットフォームにおける非自明な接続性を持つ回路である。
このステップは、ノイズの多いQPUで実行する際のエラー率を低減するために重要である。
このようなトランスパイレーションを行うのに必要なリソースを改善する方法として、SWAPネットワークとパリティツインチェーン(PTC)がある。
これらの手法により、完全接続回路を表現するために必要な2ビットゲート数と深さを削減できる。
そこで本研究では,QAOA 回路における PTC および SWAP ネットワークの符号化要求を低減させるシミュレーションアニーリング方式を提案する。
この手法は様々なトランスパイラに対してベンチマークを行い、特定の接続しきい値を超えると、2ビットゲート数と回路深さの両方の大幅な低減を実現し、最も高い最適化レベルでのQiskitトランスパイラの性能を上回っていることを示す。
例えば、接続性25%の120kbitのQAOAインスタンスでは、深さが85%減少し、2kbitのゲートが28%減少する。
最後に,ibm_fez デバイス上で QAOA をベンチマークすることで PTC 符号化の実用的影響を検証し,SWAP ネットワークを使用する場合の 15-qubit 制限と比較して,最大 20 キュービットの性能向上を示した。
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