論文の概要: Design and Implementation of a RISC-V SoC with Custom DSP Accelerators for Edge Computing

• arxiv url: http://arxiv.org/abs/2506.06693v1
• Date: Sat, 07 Jun 2025 07:17:40 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-10 16:33:10.435142
• Title: Design and Implementation of a RISC-V SoC with Custom DSP Accelerators for Edge Computing
• Title（参考訳）: エッジコンピューティング用カスタムDSP加速器RISC-V SoCの設計と実装
• Authors: Priyanshu Yadav,
• Abstract要約: 乗算 (M) とアトミック演算 (A) を拡張したRV32I ベース命令セットについて検討する。 本研究は,組込みシステムにおけるRISC-Vの利点と,カスタムアクセラレータのスケーラビリティを示すものである。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: This paper presents a comprehensive analysis of the RISC-V instruction set architecture, focusing on its modular design, implementation challenges, and performance characteristics. We examine the RV32I base instruction set with extensions for multiplication (M) and atomic operations (A). Through cycle-accurate simulation of a pipelined implementation, we evaluate performance metrics including CPI (cycles per instruction) and power efficiency. Our results demonstrate RISC-V's advantages in embedded systems and its scalability for custom accelerators. Comparative analysis shows a 17% reduction in power consumption compared to ARM Cortex-M0 implementations in similar process nodes. The open-standard nature of RISC-V provides significant flexibility for domain-specific optimizations.
• Abstract（参考訳）: 本稿では,RISC-V命令セットアーキテクチャを網羅的に分析し,モジュール設計,実装課題,性能特性に着目した。 本稿では,乗算 (M) とアトミック演算 (A) を拡張した RV32I ベースの命令セットについて検討する。 パイプライン実装のサイクル精度シミュレーションにより,CPI(Cycles per instruction)や電力効率などの性能指標を評価する。 本研究は,組込みシステムにおけるRISC-Vの利点と,カスタムアクセラレータのスケーラビリティを示すものである。 比較分析では、同様のプロセスノードにおけるARM Cortex-M0実装と比較して消費電力が17%減少している。 RISC-Vのオープンスタンダードの性質は、ドメイン固有の最適化に対して大きな柔軟性を提供する。

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