論文の概要: ASPO: Constraint-Aware Bayesian Optimization for FPGA-based Soft Processors

• arxiv url: http://arxiv.org/abs/2506.06817v1
• Date: Sat, 07 Jun 2025 14:46:40 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-10 16:33:10.494464
• Title: ASPO: Constraint-Aware Bayesian Optimization for FPGA-based Soft Processors
• Title（参考訳）: ASPO:FPGAベースのソフトプロセッサの制約を考慮したベイズ最適化
• Authors: Haoran Wu, Ce Guo, Wayne Luk, Robert Mullins,
• Abstract要約: ASPO は BO がカテゴリーパラメータを含む制約を扱えるように、解離形式を利用するアプローチである。 ASPOは、新しくカスタマイズされたBO共分散カーネルを使用してカテゴリパラメータをサポートする。 また、BO取得関数を潜在的評価時間でペナルティすることで、設計評価手順を高速化する。
• 参考スコア（独自算出の注目度）: 11.070840026688224
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: Bayesian Optimization (BO) has shown promise in tuning processor design parameters. However, standard BO does not support constraints involving categorical parameters such as types of branch predictors and division circuits. In addition, optimization time of BO grows with processor complexity, which becomes increasingly significant especially for FPGA-based soft processors. This paper introduces ASPO, an approach that leverages disjunctive form to enable BO to handle constraints involving categorical parameters. Unlike existing methods that directly apply standard BO, the proposed ASPO method, for the first time, customizes the mathematical mechanism of BO to address challenges faced by soft-processor designs on FPGAs. Specifically, ASPO supports categorical parameters using a novel customized BO covariance kernel. It also accelerates the design evaluation procedure by penalizing the BO acquisition function with potential evaluation time and by reusing FPGA synthesis checkpoints from previously evaluated configurations. ASPO targets three soft processors: RocketChip, BOOM, and EL2 VeeR. The approach is evaluated based on seven RISC-V benchmarks. Results show that ASPO can reduce execution time for the ``multiply'' benchmark on the BOOM processor by up to 35\% compared to the default configuration. Furthermore, it reduces design time for the BOOM processor by up to 74\% compared to Boomerang, a state-of-the-art hardware-oriented BO approach.
• Abstract（参考訳）: ベイズ最適化(BO)はプロセッサ設計パラメータのチューニングにおいて有望であることを示す。 しかし、標準BOは分岐予測器のタイプや分割回路のような分類パラメータを含む制約をサポートしない。 さらに、BOの最適化時間はプロセッサの複雑さとともに増加し、特にFPGAベースのソフトプロセッサではますます重要になっている。 本稿では,分類パラメータを含む制約をBOが扱えるように,解離形式を活用するアプローチであるASPOを紹介する。 標準BOを直接適用する既存の方法とは異なり、提案したASPO法は、FPGA上のソフトプロセッサ設計が直面する課題に対処するため、BOの数学的メカニズムを初めてカスタマイズする。 特に、ASPOは、新しくカスタマイズされたBO共分散カーネルを使用してカテゴリパラメータをサポートする。 また、BO取得関数を潜在的評価時間でペナルティ化し、以前に評価された構成からFPGA合成チェックポイントを再利用することにより、設計評価手順を高速化する。 ASPOはRocketChip、BOOM、EL2 VeeRの3つのソフトプロセッサをターゲットにしている。 この手法は7つのRISC-Vベンチマークに基づいて評価される。 その結果、ASPOはデフォルト設定と比較して、BOOMプロセッサ上の ` `multiply'' ベンチマークの実行時間を最大35\%削減できることがわかった。 さらに、最先端のハードウェア指向BOアプローチであるBoomerangと比較して、BOOMプロセッサの設計時間を最大74\%削減する。

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