論文の概要: VeriLoC: Line-of-Code Level Prediction of Hardware Design Quality from Verilog Code
- arxiv url: http://arxiv.org/abs/2506.07239v2
- Date: Sun, 29 Jun 2025 01:51:01 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-07-01 19:22:02.173399
- Title: VeriLoC: Line-of-Code Level Prediction of Hardware Design Quality from Verilog Code
- Title（参考訳）: VeriLoC: Verilogコードによるハードウェア設計品質のコードレベル予測
- Authors: Raghu Vamshi Hemadri, Jitendra Bhandari, Andre Nakkab, Johann Knechtel, Badri P Gopalan, Ramesh Narayanaswamy, Ramesh Karri, Siddharth Garg,
- Abstract要約: We propose VeriLoC, the first method that predicting design quality from Verilog at the line- and module-level。
VeriLoCは、ラインレベルの混雑とタイミング予測のために0.86-0.95の高いF1スコアを達成し、平均平均パーセンテージ誤差を14%から18%まで減らす。
- 参考スコア（独自算出の注目度）: 16.957078909256616
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Modern chip design is complex, and there is a crucial need for early-stage prediction of key design-quality metrics like timing and routing congestion directly from Verilog code (a commonly used programming language for hardware design). It is especially important yet complex to predict individual lines of code that cause timing violations or downstream routing congestion. Prior works have tried approaches like converting Verilog into an intermediate graph representation and using LLM embeddings alongside other features to predict module-level quality, but did not consider line-level quality prediction. We propose VeriLoC, the first method that predicts design quality directly from Verilog at both the line- and module-level. To this end, VeriLoC leverages recent Verilog code-generation LLMs to extract local line-level and module-level embeddings, and train downstream classifiers/regressors on concatenations of these embeddings. VeriLoC achieves high F1-scores of 0.86-0.95 for line-level congestion and timing prediction, and reduces the mean average percentage error from 14% - 18% for SOTA methods down to only 4%. We believe that VeriLoC embeddings and insights from our work will also be of value for other predictive and optimization tasks for complex hardware design.
- Abstract（参考訳）: 現代のチップ設計は複雑であり、Verilogコード(ハードウェア設計で一般的に使用されるプログラミング言語)から直接、タイミングやルーティングの混雑といった重要な設計基準を早期に予測する必要がある。
タイミング違反や下流のルーティングの混雑を引き起こす個々のコード行を予測することは特に重要であるが、複雑である。
以前の研究では、Verilogを中間グラフ表現に変換したり、LLM埋め込みを他の機能と併用してモジュールレベルの品質を予測するといったアプローチを試みたが、ラインレベルの品質予測は考慮しなかった。
We propose VeriLoC, the first method that predicting design quality from Verilog at the line- and module-level。
この目的のためにVeriLoCは、最近のVerilogコード生成LLMを活用して、ローカルな行レベルとモジュールレベルの埋め込みを抽出し、これらの埋め込みの結合について下流の分類器/回帰器を訓練する。
VeriLoCは、ラインレベルの混雑とタイミング予測のために0.86-0.95の高いF1スコアを達成し、平均平均パーセンテージ誤差を14%から18%まで減らす。
VeriLoCの埋め込みと私たちの仕事からの洞察は、複雑なハードウェア設計のための他の予測および最適化タスクにも価値があると考えています。
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