論文の概要: Fine-grained Timing Analysis of Digital Integrated Circuits in Answer Set Programming

• arxiv url: http://arxiv.org/abs/2507.11150v1
• Date: Tue, 15 Jul 2025 09:57:45 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-07-16 19:46:03.065777
• Title: Fine-grained Timing Analysis of Digital Integrated Circuits in Answer Set Programming
• Title（参考訳）: 解集合プログラミングにおけるディジタル集積回路の微粒化タイミング解析
• Authors: Alessandro Bertagnon, Marcello Dalpasso, Michele Favalli, Marco Gavanelli,
• Abstract要約: 回路内の組合せ加群によって導入された最大遅延は、計算を実行するのに必要な時間を表す。 本研究では、近似値ではなく、実際の最大遅延を計算するという課題に取り組む。 この問題は計算的に難しいので、非常に効率的な解法を特徴とする論理言語Answer Set Programming(ASP)でモデル化する。
• 参考スコア（独自算出の注目度）: 43.341057405337295
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: In the design of integrated circuits, one critical metric is the maximum delay introduced by combinational modules within the circuit. This delay is crucial because it represents the time required to perform a computation: in an Arithmetic-Logic Unit it represents the maximum time taken by the circuit to perform an arithmetic operation. When such a circuit is part of a larger, synchronous system, like a CPU, the maximum delay directly impacts the maximum clock frequency of the entire system. Typically, hardware designers use Static Timing Analysis to compute an upper bound of the maximum delay because it can be determined in polynomial time. However, relying on this upper bound can lead to suboptimal processor speeds, thereby missing performance opportunities. In this work, we tackle the challenging task of computing the actual maximum delay, rather than an approximate value. Since the problem is computationally hard, we model it in Answer Set Programming (ASP), a logic language featuring extremely efficient solvers. We propose non-trivial encodings of the problem into ASP. Experimental results show that ASP is a viable solution to address complex problems in hardware design.
• Abstract（参考訳）: 集積回路の設計において、1つの重要なメートル法は、回路内の組合せモジュールによって導入された最大遅延である。 この遅延は演算を行うのに必要な時間を表しており、算術演算を行うのに回路が要する最大時間を表す。 このような回路がCPUのようなより大きな同期システムの一部である場合、最大遅延はシステム全体の最大クロック周波数に直接影響する。 通常、ハードウェア設計者は静的タイミング解析を用いて最大遅延の上限を計算する。 しかし、この上限を頼りにすれば、最適化プロセッサの速度が低下し、性能が低下する可能性がある。 本研究では、近似値ではなく、実際の最大遅延を計算するという課題に取り組む。 この問題は計算的に難しいので、非常に効率的な解法を特徴とする論理言語Answer Set Programming(ASP)でモデル化する。 この問題の ASP.NET への非自明なエンコーディングを提案する。 実験の結果、ASPはハードウェア設計の複雑な問題に対処するための実行可能なソリューションであることがわかった。

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