論文の概要: VerilogDB: The Largest, Highest-Quality Dataset with a Preprocessing Framework for LLM-based RTL Generation

• arxiv url: http://arxiv.org/abs/2507.13369v1
• Date: Wed, 09 Jul 2025 17:06:54 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-07-27 08:26:15.911964
• Title: VerilogDB: The Largest, Highest-Quality Dataset with a Preprocessing Framework for LLM-based RTL Generation
• Title（参考訳）: VerilogDB: LLMベースのRTL生成のための前処理フレームワークを備えた最大の高品質データセット
• Authors: Paul E. Calzada, Zahin Ibnat, Tanvir Rahman, Kamal Kandula, Danyu Lu, Sujan Kumar Saha, Farimah Farahmandi, Mark Tehranipoor,
• Abstract要約: 大規模言語モデル(LLM)は、特にレジスタ転送レベル(RTL)コード生成を通じて、ハードウェア設計自動化において人気が高まっている。 データベース(DB)の作成と管理を含む3段階の自動化プロセスを通じて,ロバストなVerilogデータセットを構築した。 得られたデータセットは、20,392のVerilogサンプルと751MBのVerilogコードデータからなる。
• 参考スコア（独自算出の注目度）: 1.0798445660490976
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Large Language Models (LLMs) are gaining popularity for hardware design automation, particularly through Register Transfer Level (RTL) code generation. In this work, we examine the current literature on RTL generation using LLMs and identify key requirements for training and fine-tuning datasets. We construct a robust Verilog dataset through an automated three-pronged process involving database (DB) creation and management with PostgreSQL, data collection from code hosting sites like OpenCores and GitHub, and data preprocessing to verify the codes' syntax, run logic synthesis, and extract relevant module metadata. We implement a scalable and efficient DB infrastructure to support analysis and detail our preprocessing pipeline to enforce high-quality data before DB insertion. The resulting dataset comprises 20,392 Verilog samples, 751 MB of Verilog code data, which is the largest high-quality Verilog dataset for LLM fine-tuning to our knowledge. We further evaluate the dataset, address associated challenges, and explore potential applications for future research and development in LLM-based hardware generation.
• Abstract（参考訳）: 大規模言語モデル(LLM)は、特にレジスタ転送レベル(RTL)コード生成を通じて、ハードウェア設計自動化において人気が高まっている。 本研究では,LLMを用いたRTL生成に関する現在の文献について検討し,トレーニングおよび微調整データセットの重要な要件を同定する。 私たちは、PostgreSQLによるデータベース(DB)作成と管理、OpenCoresやGitHubなどのコードホスティングサイトからのデータ収集、コードのシンタックスの検証、ロジック合成の実行、関連するモジュールメタデータの抽出を含む、自動化された3段階のプロセスを通じて、堅牢なVerilogデータセットを構築します。 我々は、DB挿入前に高品質なデータを強制するために、分析と前処理パイプラインの詳細を支援するスケーラブルで効率的なDBインフラストラクチャを実装しています。 得られたデータセットは20,392のVerilogサンプルと751MBのVerilogコードデータからなる。 我々はさらにデータセットを評価し、関連する課題に対処し、LCMベースのハードウェア・ジェネレーションにおける将来の研究・開発への可能性を探る。

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