Fugu-MT 論文翻訳(概要): A Zero-overhead Flow for Security Closure

論文の概要: A Zero-overhead Flow for Security Closure

arxiv url: http://arxiv.org/abs/2507.17385v1
Date: Wed, 23 Jul 2025 10:28:15 GMT
ステータス: 翻訳完了
システム内更新日: 2025-07-24 22:33:14.955201
Title: A Zero-overhead Flow for Security Closure
Title（参考訳）: セキュリティクロージャのためのゼロオーバーヘッドフロー
Authors: Mohammad Eslami, Ashira Johara, Kyungbin Park, Samuel Pagliarini,
Abstract要約: 物理合成からQoR(Quality of Results)を評価する際に、セキュリティはほとんど無視されている。本稿では,セキュリティ改善のためにQoRを劣化させることなく,セキュリティに配慮したASIC設計フローを提案する。
参考スコア（独自算出の注目度）: 1.737435659602194
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: In the traditional Application-Specific Integrated Circuit (ASIC) design flow, the concept of timing closure implies to reach convergence during physical synthesis such that, under a given area and power budget, the design works at the targeted frequency. However, security has been largely neglected when evaluating the Quality of Results (QoR) from physical synthesis. In general, commercial place & route tools do not understand security goals. In this work, we propose a modified ASIC design flow that is security-aware and, differently from prior research, does not degrade QoR for the sake of security improvement. Therefore, we propose a first-of-its-kind zero-overhead flow for security closure. Our flow is concerned with two distinct threat models: (i) insertion of Hardware Trojans (HTs) and (ii) physical probing/fault injection. Importantly, the flow is entirely executed within a commercial place & route engine and is scalable. In several metrics, our security-aware flow achieves the best-known results for the ISPD`22 set of benchmark circuits while incurring negligible design overheads due to security-related strategies. Finally, we open source the entire methodology (as a set of scripts) and also share the protected circuits (as design databases) for the benefit of the hardware security community.
Abstract（参考訳）: 従来の Application-Specific Integrated Circuit (ASIC) 設計フローでは、タイミングクロージャの概念は、特定の領域と電力予算の下でターゲット周波数で動作するように、物理合成中に収束することを意味する。しかし、物理合成からQoR(Quality of Results)を評価する際には、セキュリティはほとんど無視されている。一般的に、商用の場所とルートツールはセキュリティの目標を理解していません。本研究では,従来の研究とは違い,セキュリティ改善のためにQoRを劣化させない,セキュリティに配慮したASIC設計フローを提案する。そこで本研究では,セキュリティクロージャのためのゼロオーバーヘッドフローを提案する。私たちの流れは2つの異なる脅威モデルに関係しています。一ハードウェアトロイの木馬(HT)の挿入及び (ii)物理プローブ/フォールト注入。重要なのは、フローは完全に商用の場所とルートエンジン内で実行され、スケーラブルであることだ。いくつかの指標において、我々のセキュリティ対応フローは、ISPD`22ベンチマーク回路において最もよく知られた結果を得ると同時に、セキュリティ関連戦略による無視可能な設計オーバーヘッドを生じさせる。最後に、ハードウェアセキュリティコミュニティの利益のために、方法論全体(スクリプトの集合として)をオープンソース化し、保護された回路(設計データベースとして)を共有する。

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