Fugu-MT 論文翻訳(概要): TimelyHLS: LLM-Based Timing-Aware and Architecture-Specific FPGA HLS Optimization

論文の概要: TimelyHLS: LLM-Based Timing-Aware and Architecture-Specific FPGA HLS Optimization

arxiv url: http://arxiv.org/abs/2507.17962v1
Date: Wed, 23 Jul 2025 22:08:15 GMT
ステータス: 翻訳完了
システム内更新日: 2025-07-25 15:10:42.638665
Title: TimelyHLS: LLM-Based Timing-Aware and Architecture-Specific FPGA HLS Optimization
Title（参考訳）: TimelyHLS: LLMに基づくタイミング認識とアーキテクチャ特化FPGA HLS最適化
Authors: Nowfel Mashnoor, Mohammad Akyash, Hadi Kamali, Kimia Azar,
Abstract要約: TimelyHLSは、タイミングクリティカルとデザイン固有のプラグマの両方で注釈付けされたHLSコードを生成する。 TimelyHLSは、プラットフォーム間のタイミング閉鎖と機能的正しさを一貫して達成する。
参考スコア（独自算出の注目度）: 0.0
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: Achieving timing closure and design-specific optimizations in FPGA-targeted High-Level Synthesis (HLS) remains a significant challenge due to the complex interaction between architectural constraints, resource utilization, and the absence of automated support for platform-specific pragmas. In this work, we propose TimelyHLS, a novel framework integrating Large Language Models (LLMs) with Retrieval-Augmented Generation (RAG) to automatically generate and iteratively refine HLS code optimized for FPGA-specific timing and performance requirements. TimelyHLS is driven by a structured architectural knowledge base containing FPGA-specific features, synthesis directives, and pragma templates. Given a kernel, TimelyHLS generates HLS code annotated with both timing-critical and design-specific pragmas. The synthesized RTL is then evaluated using commercial toolchains, and simulation correctness is verified against reference outputs via custom testbenches. TimelyHLS iteratively incorporates synthesis logs and performance reports into the LLM engine for refinement in the presence of functional discrepancies. Experimental results across 10 FPGA architectures and diverse benchmarks show that TimelyHLS reduces the need for manual tuning by up to 70%, while achieving up to 4x latency speedup (e.g., 3.85x for Matrix Multiplication, 3.7x for Bitonic Sort) and over 50% area savings in certain cases (e.g., 57% FF reduction in Viterbi). TimelyHLS consistently achieves timing closure and functional correctness across platforms, highlighting the effectiveness of LLM-driven, architecture-aware synthesis in automating FPGA design.
Abstract（参考訳）: FPGAをターゲットとした高レベル合成(HLS)におけるタイミングクロージャと設計固有の最適化を実現することは、アーキテクチャ上の制約、資源利用、プラットフォーム固有のプラグマの自動サポートの欠如といった複雑な相互作用により、依然として大きな課題である。本研究では,Large Language Models (LLM) とRetrieval-Augmented Generation (RAG) を統合した新しいフレームワークであるTimelyHLSを提案する。 TimelyHLSはFPGA固有の機能、合成ディレクティブ、プラグマテンプレートを含む構造化されたアーキテクチャ知識ベースによって駆動される。カーネルが与えられたとき、TimelyHLSはタイミングクリティカルとデザイン固有のプラグマの両方で注釈付きHLSコードを生成する。合成RTLは商用ツールチェーンを用いて評価され、カスタムテストベンチを介して参照出力に対してシミュレーション正しさが検証される。 TimelyHLSは、機能的不一致の存在下での洗練のために、合成ログと性能レポートをLLMエンジンに繰り返し組み込む。 10のFPGAアーキテクチャと多種多様なベンチマークによる実験結果によると、TimelyHLSは、最大で4倍のレイテンシスピードアップ(マトリックス乗算では3.85倍、Bitonic Sortでは3.7倍)、特定のケースでは50%以上の節約(例えば、Viterbiでは57%のFF削減)を達成しながら、手動チューニングの必要性を最大70%削減している。 TimelyHLSはプラットフォーム間のタイミングのクロージャと機能的正しさを一貫して達成し、FPGA設計の自動化におけるLLM駆動アーキテクチャ認識合成の有効性を強調した。

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