論文の概要: VerilogLAVD: LLM-Aided Rule Generation for Vulnerability Detection in Verilog
- arxiv url: http://arxiv.org/abs/2508.13092v2
- Date: Tue, 19 Aug 2025 09:32:33 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-08-20 13:30:22.902209
- Title: VerilogLAVD: LLM-Aided Rule Generation for Vulnerability Detection in Verilog
- Title（参考訳）: VerilogLAVD: Verilogにおける脆弱性検出のためのLCM支援ルール生成
- Authors: Xiang Long, Yingjie Xia, Xiyuan Chen, Li Kuang,
- Abstract要約: We introduced the first graph-aided graph rule generation approach for Verilog vulnerabilities detection。
提案手法は,抽象構文木(AST)から抽出した構文特徴と制御フローデータ依存グラフから抽出した意味情報を組み合わせたものである。
- 参考スコア（独自算出の注目度）: 11.723574554376942
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Timely detection of hardware vulnerabilities during the early design stage is critical for reducing remediation costs. Existing early detection techniques often require specialized security expertise, limiting their usability. Recent efforts have explored the use of large language models (LLMs) for Verilog vulnerability detection. However, LLMs struggle to capture the structure in Verilog code, resulting in inconsistent detection results. To this end, we propose VerilogLAVD, the first LLM-aided graph traversal rule generation approach for Verilog vulnerability detection. Our approach introduces the Verilog Property Graph (VeriPG), a unified representation of Verilog code. It combines syntactic features extracted from the abstract syntax tree (AST) with semantic information derived from control flow and data dependency graphs. We leverage LLMs to generate VeriPG-based detection rules from Common Weakness Enumeration (CWE) descriptions. These rules guide the rule executor that traversal VeriPG for potential vulnerabilities. To evaluate VerilogLAVD, we build a dataset collected from open-source repositories and synthesized data. In our empirical evaluation on 77 Verilog designs encompassing 12 CWE types, VerilogLAVD achieves an F1-score of 0.54. Compared to the LLM-only and LLM with external knowledge baselines, VerilogLAVD improves F1-score by 0.31 and 0.27, respectively.
- Abstract（参考訳）: 初期設計段階でのハードウェア脆弱性のタイムリーな検出は、修正コストの削減に不可欠である。
既存の早期検出技術は、しばしばセキュリティの専門知識を必要とし、ユーザビリティを制限している。
近年,Verilogの脆弱性検出に大規模言語モデル(LLM)を用いることが検討されている。
しかし、LLMはVerilogコードの構造を捉えるのに苦労し、一貫性のない検出結果をもたらす。
そこで本研究では,最初のLCM支援グラフトラバースルール生成手法であるVerilogLAVDを提案する。
提案手法では,Verilog コードの統一表現である Verilog Property Graph (VeriPG) を導入する。
抽象構文木(AST)から抽出した構文特徴と、制御フローとデータ依存グラフから派生した意味情報を組み合わせる。
We leverage LLMs to generate VeriPG-based detection rules from Common Weakness Enumeration (CWE) descriptions。
これらのルールは、潜在的な脆弱性をVeriPGをトラバースするルール実行者(executor)を導く。
VerilogLAVDを評価するために,オープンソースリポジトリと合成データから収集したデータセットを構築した。
12のCWE型を含む77のVerilog設計に関する実証評価において,VerilogLAVDは0.54のF1スコアを達成した。
外部知識ベースラインを持つLPMとLMに比較して、VerilogLAVDはF1スコアをそれぞれ0.31と0.27に改善している。
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