論文の概要: A Novel HDL Code Generator for Effectively Testing FPGA Logic Synthesis Compilers
- arxiv url: http://arxiv.org/abs/2407.12037v1
- Date: Mon, 1 Jul 2024 06:41:05 GMT
- ステータス: 処理完了
- システム内更新日: 2024-07-22 11:20:27.663062
- Title: A Novel HDL Code Generator for Effectively Testing FPGA Logic Synthesis Compilers
- Title（参考訳）: FPGA論理合成コンパイラを効果的にテストする新しいHDLコード生成器
- Authors: Zhihao Xu, Shikai Guo, Guilin Zhao, Peiyu Zou, Xiaochen Li, He Jiang,
- Abstract要約: ロジック合成コンパイラの欠陥は、ターゲットアプリケーションの予期せぬ動作を引き起こし、セキュリティリスクを引き起こす可能性がある。
LegoHDLはFPGA合成ロジックコンパイラを包括的にテストするための構文有効なHDLコードを生成する新しい方法である。
LegoHDLは20の新たな欠陥を報告している。
- 参考スコア（独自算出の注目度）: 3.5768623563189776
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Field Programmable Gate Array (FPGA) logic synthesis compilers (e.g., Vivado, Iverilog, Yosys, and Quartus) are widely applied in Electronic Design Automation (EDA), such as the development of FPGA programs.However, defects (i.e., incorrect synthesis) in logic synthesis compilers may lead to unexpected behaviors in target applications, posing security risks. Therefore, it is crucial to thoroughly test logic synthesis compilers to eliminate such defects.Despite several Hardware Design Language (HDL) code generators (e.g., Verismith) have been proposed to find defects in logic synthesis compilers, the effectiveness of these generators is still limited by the simple code generation strategy and the monogeneity of the generated HDL code.This paper proposes LegoHDL, a novel method to generate syntax valid HDL code for comprehensively testing FPGA logic synthesis compilers.LegoHDL can generate more complex and diverse defect-trigger HDL code (e.g., Verilog, VHDL, and SystemVerilog) by leveraging the guidance of abstract syntax tree and the extensive function block libraries of cyber-physical systems. Extensive experiments show that the diversity and defect-trigger capability of HDL code generated by LegoHDL are significantly better than the state-of-the-art method (i.e., Verismith).In three months, LegoHDL has reported 20 new defects--many of which are deep and important; 16 of them have been confirmed.
- Abstract（参考訳）: FPGA(Field Programmable Gate Array)論理合成コンパイラ(例えば、Vivado、Iverilog、Yosys、Quartus)は、FPGAプログラムの開発など、電子設計自動化(EDA)において広く採用されているが、ロジック合成コンパイラの欠陥(誤合成)は、ターゲットアプリケーションにおいて予期せぬ振る舞いを生じさせ、セキュリティリスクを生じさせる可能性がある。
そのため、論理合成コンパイラを徹底的にテストすることが重要である。論理合成コンパイラの欠陥を見つけるために、いくつかのハードウェア設計言語(HDL)コードジェネレータ(例えば、Verismith)が提案されているが、これらのジェネレータの有効性は、単純なコード生成戦略と生成されたHDLコードの一様性によって制限されている。この記事では、FPGA論理合成コンパイラを包括的にテストするための構文を有効なHDLコードを生成する新しい方法であるLegoHDLを提案する。LegoHDLは、抽象構文木とサイバー物理システムの広範なブロックライブラリのガイダンスを活用することで、より複雑で多様な欠陥トリガーHDLコード(例えば、Verilog、VHDL、SystemVerilog)を生成することができる。
広範囲にわたる実験により、LegoHDLが生成するHDLコードの多様性と欠陥トリガー能力は最先端の手法(Verismith)よりも著しく優れていることが示された。
3ヶ月でLegoHDLが新たに20件の欠陥を報告した。
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