論文の概要: Catwalk: Unary Top-K for Efficient Ramp-No-Leak Neuron Design for Temporal Neural Networks

• arxiv url: http://arxiv.org/abs/2508.21267v1
• Date: Thu, 28 Aug 2025 23:50:36 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-09-01 19:45:10.903985
• Title: Catwalk: Unary Top-K for Efficient Ramp-No-Leak Neuron Design for Temporal Neural Networks
• Title（参考訳）: Catwalk: 時間的ニューラルネットワークのための効率的なランプなしリークニューロン設計のための共通トップK
• Authors: Devon Lister, Prabhu Vellaisamy, John Paul Shen, Di Wu,
• Abstract要約: 本研究では、スパイクボレー内のスパイクを一元的トップkを介してソートされたサブセットクラスタとして移動させることにより、キャットウォークニューロンの実装を提案する。 キャットウォークは、既存の0-RNLニューロンと比較して、それぞれ1.39倍と1.86倍の面積とパワーを持つ。
• 参考スコア（独自算出の注目度）: 3.0670569650183928
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Temporal neural networks (TNNs) are neuromorphic neural networks that utilize bit-serial temporal coding. TNNs are composed of columns, which in turn employ neurons as their building blocks. Each neuron processes volleys of input spikes, modulated by associated synaptic weights, on its dendritic inputs. Recently proposed neuron implementation in CMOS employs a Spike Response Model (SRM) with a ramp-no-leak (RNL) response function and assumes all the inputs can carry spikes. However, in actual spike volleys, only a small subset of the dendritic inputs actually carry spikes in each compute cycle. This form of sparsity can be exploited to achieve better hardware efficiency. In this paper, we propose a Catwalk neuron implementation by relocating spikes in a spike volley as a sorted subset cluster via unary top-k. Such relocation can significantly reduce the cost of the subsequent parallel counter (PC) for accumulating the response functions from the spiking inputs. This can lead to improvements on area and power efficiency in RNL neuron implementation. Place-and-route results show Catwalk is 1.39x and 1.86x better in area and power, respectively, as compared to existing SRM0-RNL neurons.
• Abstract（参考訳）: テンポラルニューラルネットワーク(TNN)は、ビットシリアル時間符号化を利用するニューロモルフィックニューラルネットワークである。 TNNはコラムで構成されており、ニューロンを構築ブロックとして使用する。 各ニューロンは、関連するシナプス重みによって調節された入力スパイクのボレーを樹状体入力で処理する。 最近提案されたCMOSのニューロン実装では、スパイク応答モデル (SRM) とランプノリーク (RNL) 応答関数を採用し、全ての入力がスパイクを運ぶことができると仮定している。 しかし、実際のスパイクボレーでは、デンドライト入力の小さなサブセットだけが、実際には各計算サイクルでスパイクを運ぶ。 ハードウェアの効率を向上させるために、この手の疎さを活用できる。 本稿では,スパイクボレー内のスパイクを一元的トポ-クでソートしたサブセットクラスタとして再配置することで,キャットウォークニューロンの実装を提案する。 このような移動は、スパイキング入力から応答関数を蓄積するための後続の並列カウンタ(PC)のコストを大幅に削減することができる。 これはRNLニューロン実装における面積と電力効率の改善につながる可能性がある。 プレース・アンド・ルートの結果、キャットウォークは、既存のSRM0-RNLニューロンと比較して、それぞれ面積とパワーが1.39倍と1.86倍良いことが示されている。

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