論文の概要: Core interface optimization for multi-core neuromorphic processors
- arxiv url: http://arxiv.org/abs/2308.04171v1
- Date: Tue, 8 Aug 2023 10:00:14 GMT
- ステータス: 処理完了
- システム内更新日: 2023-08-09 13:14:51.453282
- Title: Core interface optimization for multi-core neuromorphic processors
- Title（参考訳）: 多コアニューロモルフィックプロセッサのコアインタフェース最適化
- Authors: Zhe Su, Hyunjung Hwang, Tristan Torchet, Giacomo Indiveri
- Abstract要約: スパイキングニューラルネットワーク(SNN)は、低消費電力と低レイテンシを必要とするアプリケーションのエッジコンピューティングに対する有望なアプローチである。
大規模かつスケーラブルなSNNを実現するためには,効率的な非同期通信およびルーティングファブリックを開発する必要がある。
- 参考スコア（独自算出の注目度）: 5.391889175209394
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Hardware implementations of Spiking Neural Networks (SNNs) represent a
promising approach to edge-computing for applications that require low-power
and low-latency, and which cannot resort to external cloud-based computing
services. However, most solutions proposed so far either support only
relatively small networks, or take up significant hardware resources, to
implement large networks. To realize large-scale and scalable SNNs it is
necessary to develop an efficient asynchronous communication and routing fabric
that enables the design of multi-core architectures. In particular the core
interface that manages inter-core spike communication is a crucial component as
it represents the bottleneck of Power-Performance-Area (PPA) especially for the
arbitration architecture and the routing memory. In this paper we present an
arbitration mechanism with the corresponding asynchronous encoding pipeline
circuits, based on hierarchical arbiter trees. The proposed scheme reduces the
latency by more than 70% in sparse-event mode, compared to the state-of-the-art
arbitration architectures, with lower area cost. The routing memory makes use
of asynchronous Content Addressable Memory (CAM) with Current Sensing
Completion Detection (CSCD), which saves approximately 46% energy, and achieves
a 40% increase in throughput against conventional asynchronous CAM using
configurable delay lines, at the cost of only a slight increase in area. In
addition as it radically reduces the core interface resources in multi-core
neuromorphic processors, the arbitration architecture and CAM architecture we
propose can be also applied to a wide range of general asynchronous circuits
and systems.
- Abstract（参考訳）: Spiking Neural Networks(SNN)のハードウェア実装は、低電力と低レイテンシを必要とし、外部クラウドベースのコンピューティングサービスに頼らないアプリケーションのためのエッジコンピューティングへの有望なアプローチである。
しかし、これまで提案されたほとんどのソリューションは、比較的小さなネットワークしかサポートしていないか、大きなネットワークを実装するための重要なハードウェアリソースを取り上げている。
大規模でスケーラブルなSNNを実現するためには、マルチコアアーキテクチャの設計を可能にする効率的な非同期通信およびルーティングファブリックを開発する必要がある。
特に、コア間スパイク通信を管理するコアインターフェースは、特に調停アーキテクチャとルーティングメモリにおける電力性能領域(ppa)のボトルネックを表しているため、重要なコンポーネントである。
本稿では,階層型アービタ木に基づく,対応する非同期符号化パイプライン回路との調停機構を提案する。
提案手法は,最先端の調停アーキテクチャと比較して,スパースイベントモードでのレイテンシを70%以上削減し,面積コストを低減した。
ルーティングメモリは、電流センシング完了検出(cscd)を伴う非同期コンテンツアドレス可能メモリ(cam)を使用し、約46%の省エネを実現し、構成可能な遅延線を用いて従来の非同期camに対するスループットを40%向上させる。
さらに、マルチコアニューロモルフィックプロセッサのコアインタフェースリソースを劇的に削減すると同時に、我々が提案する調停アーキテクチャとCAMアーキテクチャは、幅広い一般的な非同期回路やシステムにも適用可能である。
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