論文の概要: TypedSchematics: A Block-based PCB Design Tool with Real-time Detection of Common Connection Errors

• arxiv url: http://arxiv.org/abs/2509.14576v1
• Date: Thu, 18 Sep 2025 03:26:01 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-09-19 17:26:53.045461
• Title: TypedSchematics: A Block-based PCB Design Tool with Real-time Detection of Common Connection Errors
• Title（参考訳）: TypedSchematics:共通接続エラーをリアルタイムに検出するブロックベースのPCB設計ツール
• Authors: Jorge Garza, Steven Swanson,
• Abstract要約: 回路設計ブロックの再利用は、初心者が専門家が設計した再使用を妨げている主要な要因である。 ブロックベースのPCB設計ツールであるTypedticsを提案する。
• 参考スコア（独自算出の注目度）: 2.205829309604458
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Within PCB design, the reuse of circuit design blocks is a major preventing factor inhibiting beginners from reusing designs made by experts, a common practice in software but non-existent in circuit design at large. Despite efforts to improve reusability (e.g. block-based PCB design) by platforms such as SparkFun ALC and Altium Upverter, they lack merging techniques that safely guide users in connecting different circuit blocks without requiring assistance from third-party engineers. In this paper, we propose TypedSchematics, a block-based standalone PCB design tool that supports beginners create their own PCBs by providing a language syntax for typing circuit blocks with circuit data that addresses multiple challenges, from real-time detection of connection errors to automated composition and user-scalable libraries of circuit blocks. Through a user study, we demonstrate TypedSchematics improvements in design support for merging circuit blocks compared to Fusion 360. Three PCBs designed with TypedSchematics further showcase our tool capabilities, one designed by high school students demonstrates the potential of TypedSchematics to significantly lower the PCB design skill-floor.
• Abstract（参考訳）: PCB設計において、回路設計ブロックの再利用は、初心者が専門家によって作られた設計を再利用することを阻害する主要な要因である。 SparkFun ALCやAltium Upverterのようなプラットフォームによる再使用性(例えばブロックベースのPCB設計)を改善する努力にもかかわらず、彼らは、サードパーティのエンジニアの支援を必要とせずに、異なる回路ブロックを安全に接続するためのマージテクニックを欠いている。 本稿では,回路ブロックのリアルタイム検出から自動合成,ユーザスケーリング可能な回路ブロックライブラリに至るまで,複数の課題に対処する回路ブロックをタイプするための言語構文を提供することで,初心者が独自のPCBを作成することを支援するブロックベースのスタンドアロンPCB設計ツールであるTypedSchematicsを提案する。 ユーザスタディを通じて,Fusion 360と比較して,集積回路ブロックの設計サポートにおけるTypedSchematicsの改善を実証した。 TypedSchematicsで設計された3つのPCBは、私たちのツール能力を更に示しており、1つは高校生が設計したもので、PCBの設計スキルを著しく低下させるTypedSchematicsの可能性を示している。

関連論文リスト

• MenTeR: A fully-automated Multi-agenT workflow for end-to-end RF/Analog Circuits Netlist Design [1.8584547130529874]
  MenTeRは、エンドツーエンドのアナログデザインフレームワークに統合されたマルチエージェントワークフローである。 複数の専門的なAIエージェントを採用することで、MenTeRは、頻繁にトライアルとエラースタイルの介入への依存を減らす。
  論文  参考訳（メタデータ） (2025-05-29T01:58:08Z)
• Elucidating the Design Space of Multimodal Protein Language Models [69.3650883370033]
  マルチモーダルタンパク質言語モデル(PLM)は、シーケンスとトークンに基づく構造情報を統合する。 本稿では,マルチモーダルPLMの設計空間を体系的に解明し,その限界を克服する。 我々の進歩はよりきめ細かな監督にアプローチし、トークンベースのマルチモーダルPLMが堅牢な構造モデリングを実現することを実証する。
  論文  参考訳（メタデータ） (2025-04-15T17:59:43Z)
• ResiLogic: Leveraging Composability and Diversity to Design Fault and Intrusion Resilient Chips [0.7499722271664147]
  本稿では, レジリエンスに対する3つの関連する攻撃(分布, 粒子, 複合攻撃)を考慮に入れた脅威モデルについて述べる。 textitDiversity by Composability を利用した textttResiLogic フレームワークを導入する。 異なる粒度レベルでのこのアプローチを用いることで,thisttResiLogicにおける回路設計のレジリエンスを5倍に向上させる。
  論文  参考訳（メタデータ） (2024-09-04T09:18:43Z)
• RTL Interconnect Obfuscation By Polymorphic Switch Boxes For Secure Hardware Generation [0.0]
  ポリモルフィックトランジスタで構成されたスイッチボックス(SB)を用いたレジスタ・トランスファーレベル(RTL)における相互接続難読化方式を提案する。 ポリモルフィックSBは、補体-金属-酸化物-半導体系と同一のトランジスタ数で設計することができる。
  論文  参考訳（メタデータ） (2024-04-11T01:42:01Z)
• CktGNN: Circuit Graph Neural Network for Electronic Design Automation [67.29634073660239]
  本稿では,回路トポロジ生成とデバイスサイズを同時に行う回路グラフニューラルネットワーク(CktGNN)を提案する。 オープンサーキットベンチマーク(OCB: Open Circuit Benchmark)は、オープンソースのデータセットで、10ドル(約10万円)の異なるオペレーショナルアンプを含む。 我々の研究は、アナログ回路のための学習ベースのオープンソース設計自動化への道を開いた。
  論文  参考訳（メタデータ） (2023-08-31T02:20:25Z)
• Efficient Quantum Circuit Design with a Standard Cell Approach, with an Application to Neutral Atom Quantum Computers [45.66259474547513]
  従来の回路設計から借用した標準セルアプローチを用いて量子回路を設計する。 本稿では,自動ルーティング方式と比較してレイアウト対応ルータが大幅に高速で,より浅い3D回路を実現することを示す。
  論文  参考訳（メタデータ） (2022-06-10T10:54:46Z)
• Logical blocks for fault-tolerant topological quantum computation [55.41644538483948]
  本稿では,プラットフォームに依存しない論理ゲート定義の必要性から,普遍的なフォールトトレラント論理の枠組みを提案する。 資源オーバーヘッドを改善するユニバーサル論理の新しいスキームについて検討する。 境界のない計算に好適な論理誤差率を動機として,新しい計算手法を提案する。
  論文  参考訳（メタデータ） (2021-12-22T19:00:03Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。