論文の概要: CMOS Implementation of Field Programmable Spiking Neural Network for Hardware Reservoir Computing

• arxiv url: http://arxiv.org/abs/2509.17355v1
• Date: Mon, 22 Sep 2025 05:19:46 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-09-30 14:39:27.946164
• Title: CMOS Implementation of Field Programmable Spiking Neural Network for Hardware Reservoir Computing
• Title（参考訳）: ハードウェア貯留層コンピューティングのためのフィールドプログラマブルスパイクニューラルネットワークのCMOS実装
• Authors: Ckristian Duran, Nanako Kimura, Zolboo Byambadorj, Tetsuya Iizuka,
• Abstract要約: Deep Neural Networks(DNN)やLarge Language Models(LLM)といった大規模ニューラルネットワークは、高消費電力、領域要件、プライバシに関する懸念から、エッジアプリケーションへの実践的なデプロイに挑戦する。 本研究は、ハードウェア貯水池コンピューティングのためのCMOS実装フィールドプログラマブルニューラルネットワークアーキテクチャを提案する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The increasing complexity and energy demands of large-scale neural networks, such as Deep Neural Networks (DNNs) and Large Language Models (LLMs), challenge their practical deployment in edge applications due to high power consumption, area requirements, and privacy concerns. Spiking Neural Networks (SNNs), particularly in analog implementations, offer a promising low-power alternative but suffer from noise sensitivity and connectivity limitations. This work presents a novel CMOS-implemented field-programmable neural network architecture for hardware reservoir computing. We propose a Leaky Integrate-and-Fire (LIF) neuron circuit with integrated voltage-controlled oscillators (VCOs) and programmable weighted interconnections via an on-chip FPGA framework, enabling arbitrary reservoir configurations. The system demonstrates effective implementation of the FORCE algorithm learning, linear and non-linear memory capacity benchmarks, and NARMA10 tasks, both in simulation and actual chip measurements. The neuron design achieves compact area utilization (around 540 NAND2-equivalent units) and low energy consumption (21.7 pJ/pulse) without requiring ADCs for information readout, making it ideal for system-on-chip integration of reservoir computing. This architecture paves the way for scalable, energy-efficient neuromorphic systems capable of performing real-time learning and inference with high configurability and digital interfacing.
• Abstract（参考訳）: Deep Neural Networks (DNN)やLarge Language Models (LLMs)のような大規模ニューラルネットワークの複雑さとエネルギー需要の増加は、高消費電力、領域要求、プライバシに関する懸念から、エッジアプリケーションへの実践的なデプロイに挑戦している。 スパイキングニューラルネットワーク(SNN)、特にアナログ実装は、有望な低消費電力の代替手段を提供するが、ノイズ感度と接続制限に悩まされている。 本研究は、ハードウェア貯水池コンピューティングのためのCMOS実装フィールドプログラマブルニューラルネットワークアーキテクチャを提案する。 本稿では、電圧制御型発振器(VCO)を内蔵したLeaky Integrate-and-Fire(LIF)ニューロン回路を提案する。 このシステムは、シミュレーションと実際のチップ測定の両方において、Forceアルゴリズム学習、線形および非線形メモリ容量ベンチマーク、および NARMA10タスクの効果的な実装を示す。 ニューロン設計は、情報読取のためにADCを必要とすることなく、コンパクトな面積利用(約540 NAND2等価単位)と低消費電力(21.7 pJ/パルス)を実現し、貯水池コンピューティングのシステム・オン・チップ統合に最適である。 このアーキテクチャは、スケーラブルでエネルギー効率のよいニューロモルフィックシステムにおいて、リアルタイムの学習と推論を高い構成性とデジタルインターフェースで行うことができる。

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