論文の概要: Systematic Assessment of Cache Timing Vulnerabilities on RISC-V Processors

• arxiv url: http://arxiv.org/abs/2510.08272v1
• Date: Thu, 09 Oct 2025 14:29:54 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-10 17:54:15.128611
• Title: Systematic Assessment of Cache Timing Vulnerabilities on RISC-V Processors
• Title（参考訳）: RISC-Vプロセッサにおけるキャッシュタイミング脆弱性の系統評価
• Authors: Cédrick Austa, Jan Tobias Mühlberg, Jean-Michel Dricot,
• Abstract要約: キャッシュベースのタイミング脆弱性に対するIntel x86-64ベンチマークスイートをRISC-Vに移植する作業について述べる。 次に、このベンチマークを用いて、市販のRISC-Vプロセッサ3プロセッサのセキュリティを評価する。
• 参考スコア（独自算出の注目度）: 1.933344177460887
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: While interest in the open RISC-V instruction set architecture is growing, tools to assess the security of concrete processor implementations are lacking. There are dedicated tools and benchmarks for common microarchitectural side-channel vulnerabilities for popular processor families such as Intel x86-64 or ARM, but not for RISC-V. In this paper we describe our efforts in porting an Intel x86-64 benchmark suite for cache-based timing vulnerabilities to RISC-V. We then use this benchmark to evaluate the security of three commercially available RISC-V processors, the T-Head C910 and the SiFive U54 and U74 cores. We observe that the C910 processor exhibits more distinct timing types than the other processors, leading to the assumption that code running on the C910 would be exposed to more microarchitectural vulnerability sources. In addition, our evaluation reveals that $37.5\%$ of the vulnerabilities covered by the benchmark exist in all processors, while only $6.8\%$ are absent from all cores. Our work, in particular the ported benchmark, aims to support RISC-V processor designers to identify leakage sources early in their designs and to support the development of countermeasures.
• Abstract（参考訳）: オープンなRISC-V命令セットアーキテクチャへの関心が高まっているが、具体的なプロセッサ実装のセキュリティを評価するツールが不足している。 Intel x86-64やARMのような一般的なプロセッサファミリーに対して、一般的なマイクロアーキテクチャのサイドチャネル脆弱性のための専用のツールとベンチマークがあるが、RISC-Vには当てはまらない。 本稿では、キャッシュベースのタイミング脆弱性をRISC-Vに移植するためのIntel x86-64ベンチマークスイートについて述べる。 次に、このベンチマークを用いて、市販のRISC-VプロセッサであるT-Head C910とSiFive U54およびU74コアのセキュリティを評価する。 我々は、C910プロセッサが他のプロセッサよりも異なるタイミング型を示すことを観察し、C910上で動作するコードがよりマイクロアーキテクチャ上の脆弱性ソースに露呈すると仮定した。 さらに、我々の評価では、ベンチマークがカバーする脆弱性の37.5\%$がすべてのプロセッサに存在し、すべてのコアに6.8\%$が存在しない。 我々の研究、特に移植されたベンチマークは、RISC-Vプロセッサ設計者をサポートし、設計初期のリークソースを特定し、対策の開発を支援することを目的としている。

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