Fugu-MT 論文翻訳(概要): VeriGRAG: Enhancing LLM-Based Verilog Code Generation with Structure-Aware Soft Prompts

論文の概要: VeriGRAG: Enhancing LLM-Based Verilog Code Generation with Structure-Aware Soft Prompts

arxiv url: http://arxiv.org/abs/2510.15914v1
Date: Sat, 27 Sep 2025 10:23:36 GMT
ステータス: 翻訳完了
システム内更新日: 2025-10-26 16:57:26.441466
Title: VeriGRAG: Enhancing LLM-Based Verilog Code Generation with Structure-Aware Soft Prompts
Title（参考訳）: VeriGRAG: 構造対応ソフトプロンプトによるLLMベースのVerilogコード生成の強化
Authors: Jiayu Zhao, Song Chen,
Abstract要約: グラフニューラルネットワーク(GNN)を用いたVerilogコードから構造グラフ埋め込みを抽出する新しいフレームワークを提案する。マルチモーダルレトリバーは、与えられた生成タスクに最も関係のあるグラフ埋め込みを選択する。実験により、VeriGRAGはVerilogコード生成の正確性を大幅に改善することが示された。
参考スコア（独自算出の注目度）: 4.227182480042518
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: Large language models (LLMs) have demonstrated strong capabilities in generating Verilog code from natural language descriptions. However, Verilog code inherently encodes structural information of hardware circuits. Effectively leveraging this structural information to enhance the functional and syntactic correctness of LLM-generated Verilog code remains a significant challenge. To address this challenge, we propose VeriGRAG , a novel framework that extracts structural graph embeddings from Verilog code using graph neural networks (GNNs). A multimodal retriever then selects the graph embeddings most relevant to the given generation task, which are aligned with the code modality through the VeriFormer module to generate structure-aware soft prompts. Our experiments demonstrate that VeriGRAG substantially improves the correctness of Verilog code generation, achieving state-of-the-art or superior performance across both VerilogEval and RTLLM benchmarks.
Abstract（参考訳）: 大規模言語モデル(LLM)は、自然言語記述からVerilogコードを生成する強力な能力を示している。しかし、Verilogのコードは本質的にハードウェア回路の構造情報を符号化している。 LLM生成したVerilogコードの機能的および構文的正しさを高めるために、この構造情報を効果的に活用することは、依然として大きな課題である。この課題に対処するため、我々は、グラフニューラルネットワーク(GNN)を用いてVerilogコードから構造グラフ埋め込みを抽出する新しいフレームワークであるVeriGRAGを提案する。マルチモーダルレトリバーは、与えられた生成タスクに最も関連があるグラフを選択し、VeriFormerモジュールを通してコードモダリティと整合して構造対応のソフトプロンプトを生成する。実験の結果,VeriGRAGはVerilogコード生成の正確性を大幅に向上し,VerilogEvalベンチマークとRTLLMベンチマークの両方で最先端あるいは優れた性能を実現していることがわかった。

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