論文の概要: Parameter Analysis and Optimization of Layer Fidelity for Quantum Processor Benchmarking at Scale

• arxiv url: http://arxiv.org/abs/2510.16915v1
• Date: Sun, 19 Oct 2025 16:18:26 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-10-25 00:56:39.20598
• Title: Parameter Analysis and Optimization of Layer Fidelity for Quantum Processor Benchmarking at Scale
• Title（参考訳）: 大規模量子プロセッサベンチマークにおける層密度のパラメータ解析と最適化
• Authors: Maria Jose Lozano Palacio, Hasan Nayfeh, Matthew Ware, David C. McKay,
• Abstract要約: レイヤの忠実度は、大規模にプロセッサのパフォーマンスを評価するのに適しているベンチマークである。 我々は、ベンチマークのパラメータを最適化するために、元の層忠実度原稿の分析を拡張した。
• 参考スコア（独自算出の注目度）: 0.03499870393443267
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: With the continued scaling of quantum processors, holistic benchmarks are essential for extensively evaluating device performance. Layer fidelity is a benchmark well-suited to assessing processor performance at scale. Key advantages of this benchmark include its natural alignment with randomized benchmarking (RB) procedures, crosstalk awareness, fast measurements over large numbers of qubits, high signal-to-noise ratio, and fine-grained information. In this work, we extend the analysis of the original layer fidelity manuscript to optimize parameters of the benchmark and extract deeper insights of its application. We present a robust protocol for identifying optimal qubit chains of length N, demonstrating that our method yields error per layered gate (EPLG) values 40%-70% lower than randomly selected chains. We further establish layer fidelity as an effective performance monitoring tool, capturing both edge-localized and device-wide degradation by tracking optimal chains of length 50 and 100, and fixed chains of length 100. Additionally, we refine error analysis by proposing parameter bounds on the number of randomizations and Clifford lengths used in direct RB fits, minimizing fit uncertainties. Finally, we analyze the impact of varying gate durations on layer fidelity measurements, showing that prolonged gate times leading to idling times significantly increase layered two-qubit (2Q) errors on Eagle R3 processors. Notably, we observe a 95% EPLG increase on a fixed chain in an Eagle R3 processor when some gate durations are extended by 65%. These findings extend the applicability of the layer fidelity benchmark and provide practical guidelines for optimizing quantum processor evaluations.
• Abstract（参考訳）: 量子プロセッサの継続的なスケーリングでは、デバイスの性能を広範囲に評価するために総合的なベンチマークが不可欠である。 レイヤの忠実度は、大規模にプロセッサのパフォーマンスを評価するのに適しているベンチマークである。 このベンチマークの主な利点は、ランダム化ベンチマーク(RB)プロシージャとの自然なアライメント、クロストーク認識、多数の量子ビット上の高速測定、高い信号対雑音比、きめ細かい情報である。 本研究は,ベンチマークのパラメータを最適化し,その応用に関する深い知見を抽出するために,原版層忠実性原稿の解析を拡張した。 提案手法は,無作為選択したチェーンよりも40%-70%低い層状ゲート(EPLG)値に誤差を生じさせることを示す。 さらに,50と100の最適鎖と100の固定鎖を追跡することにより,エッジ局在化とデバイスワイド劣化の両面を捕捉し,効果的な性能監視ツールとして層忠実性を確立する。 さらに、直接RB整合における乱数化数とクリフォード長さのパラメータ境界を提案し、不確実性を最小化することで誤差解析を洗練する。 最後に, ゲート長の変動が層密度測定に与える影響を解析し, アイドリング時間に繋がる長期ゲート時間は, イーグルR3プロセッサ上での層状2量子(2Q)誤差を著しく増加させることを示した。 特に,Eagle R3プロセッサの固定チェーンにおいて,ゲート長が65%延長された場合,95%のEPLG増加が観察される。 これらの知見は、層忠実度ベンチマークの適用性を高め、量子プロセッサ評価を最適化するための実用的なガイドラインを提供する。

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