論文の概要: Impacts of Decoder Latency on Utility-Scale Quantum Computer Architectures

• arxiv url: http://arxiv.org/abs/2511.10633v1
• Date: Fri, 14 Nov 2025 02:00:43 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-14 22:53:22.967494
• Title: Impacts of Decoder Latency on Utility-Scale Quantum Computer Architectures
• Title（参考訳）: デコーダのレイテンシが実用規模量子コンピュータアーキテクチャに及ぼす影響
• Abstract要約: 並列空間と時間ウィンドウの復号法に基づいて,デコーダの遅延を再現する反応時間モデルを構築した。 反応時間に関して論理的マイクロアーキテクチャをどのように最適化できるかを示す。
• 参考スコア（独自算出の注目度）: 1.2099984425168675
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The speed of a fault-tolerant quantum computer is dictated by the reaction time of its classical electronics, that is, the total time required by decoders and controllers to determine the outcome of a logical measurement and execute subsequent conditional logical operations. Despite its importance, the reaction time and its impact on the design of the logical microarchitecture of a quantum computer are not well understood. In this work, we build, for a surface code based architecture, a model for the reaction time in which the decoder latency is based on parallel space- and time-window decoding methods, and communication latencies are drawn from our envisioned quantum execution environment comprising a high-speed network of quantum processing units, controllers, decoders, and high-performance computing nodes. We use this model to estimate the increase in the logical error rate of magic state injections as a function of the reaction time. Next, we show how the logical microarchitecture can be optimized with respect to the reaction time, and then present detailed full-system quantum and classical resource estimates for executing utility-scale quantum circuits based on realistic hardware noise parameters and state-of-the-art decoding times. For circuits with $10^{6}$--$10^{11}$ $T$ gates involving 200--2000 logical qubits, under a $Λ=9.3$ hardware model representative of a realistic target for superconducting quantum processors operating at a 2.86 MHz stabilization frequency, we show that even decoding at a sub-microsecond per stabilization round speed introduces substantial resource overheads: approximately 100k--250k additional physical qubits for correction qubit storage in the magic state factory; 300k--1.75M extra physical qubits in the core processor due to the code distance increase of $d$ to $d+4$ for extra memory protection; and a longer runtime by roughly a factor of 100.
• Abstract（参考訳）: フォールトトレラント量子コンピュータの速度は、その古典的エレクトロニクスの反応時間、すなわち、論理的な測定結果を決定するためにデコーダとコントローラが要する合計時間によって決定され、その後の条件付き論理演算を実行する。 その重要性にもかかわらず、反応時間とその量子コンピュータの論理的マイクロアーキテクチャの設計への影響はよく理解されていない。 本研究は,表面コードに基づくアーキテクチャにおいて,デコーダ遅延が並列空間および時間ウィンドウ復号法に基づく反応時間モデルを構築し,量子処理ユニット,コントローラ,デコーダ,高性能計算ノードの高速ネットワークからなる想定された量子実行環境から通信レイテンシを抽出する。 このモデルを用いて、反応時間の関数としてマジック状態注入の論理誤差率の増加を推定する。 次に、反応時間に関して論理マイクロアーキテクチャをどのように最適化するかを示し、次に、現実的なハードウェアノイズパラメータと最先端復号時間に基づく実用規模の量子回路を実行するための、フルシステム量子および古典的リソース推定について述べる。 10^{6}$-$10^{11}$$T$ゲートは200-2000論理量子ビットで、2.86MHzの安定化周波数で動作する超伝導量子プロセッサの現実的なターゲットを表す$9.3$ハードウェアモデルである。

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