論文の概要: Comprehensive Design Space Exploration for Tensorized Neural Network Hardware Accelerators

• arxiv url: http://arxiv.org/abs/2511.17971v1
• Date: Sat, 22 Nov 2025 08:18:40 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-25 18:34:24.557765
• Title: Comprehensive Design Space Exploration for Tensorized Neural Network Hardware Accelerators
• Title（参考訳）: テンソル型ニューラルネットワークハードウェア加速器の総合設計空間探索
• Authors: Jinsong Zhang, Minghe Li, Jiayi Tian, Jinming Lu, Zheng Zhang,
• Abstract要約: 高次テンソル分解は、エッジ展開のためのコンパクトなディープニューラルネットワークを得るために広く採用されている。 このようなハードウェアを意識しない設計は、テンソル化モデルの潜在的な遅延とエネルギーの利点を曖昧にすることが多い。 テンソル化ニューラルネットワークの効率的なトレーニングと推論のために,これらの次元を統一設計空間内に統一する共同探索フレームワークを提案する。
• 参考スコア（独自算出の注目度）: 11.97184801369339
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: High-order tensor decomposition has been widely adopted to obtain compact deep neural networks for edge deployment. However, existing studies focus primarily on its algorithmic advantages such as accuracy and compression ratio-while overlooking the hardware deployment efficiency. Such hardware-unaware designs often obscure the potential latency and energy benefits of tensorized models. Although several works attempt to reduce computational cost by optimizing the contraction sequence based on the number of multiply-accumulate operations, they typically neglect the underlying hardware characteristics, resulting in suboptimal real-world performance. We observe that the contraction path, hardware architecture, and dataflow mapping are tightly coupled and must be optimized jointly within a unified design space to maximize deployment efficiency on real devices. To this end, we propose a co-exploration framework that unifies these dimensions within a unified design space for efficient training and inference of tensorized neural networks on edge platforms. The framework formulates a latency oriented search objective and solves it via a global latency-driven exploration across the unified design space to achieve end-to-end model efficiency. The optimized configurations are implemented on a configurable FPGA kernel, achieving up to 4 and 3.85 lower inference and training latency compared with the dense baseline.
• Abstract（参考訳）: 高次テンソル分解は、エッジ展開のためのコンパクトなディープニューラルネットワークを得るために広く採用されている。 しかし、既存の研究では、ハードウェアの配置効率を見越して精度や圧縮比などのアルゴリズム上の利点に主に焦点を当てている。 このようなハードウェアを意識しない設計は、テンソル化モデルの潜在的な遅延とエネルギーの利点を曖昧にすることが多い。 いくつかの研究は、乗算累積演算数に基づいて収縮列を最適化することで計算コストを削減しようとするが、一般にハードウェア特性を無視し、その結果、準最適実世界の性能をもたらす。 コンダクションパス、ハードウェアアーキテクチャ、データフローマッピングは密結合であり、実際のデバイスへのデプロイメント効率を最大化するために、統一設計空間内で共同で最適化されなければならない。 この目的のために、エッジプラットフォーム上でのテンソル化ニューラルネットワークの効率的なトレーニングと推論のために、統一設計空間内でこれらの次元を統一する共同探索フレームワークを提案する。 このフレームワークは、レイテンシ指向の探索目標を定式化し、統一デザイン空間を横断するグローバルなレイテンシ駆動探索を通じて解決し、エンドツーエンドモデルの効率を達成する。 最適化された構成は構成可能なFPGAカーネル上に実装され、密度の高いベースラインと比較して最大4と3.85の推論とトレーニングのレイテンシを実現している。

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