論文の概要: GROOT: Graph Edge Re-growth and Partitioning for the Verification of Large Designs in Logic Synthesis

• arxiv url: http://arxiv.org/abs/2511.18297v1
• Date: Sun, 23 Nov 2025 05:32:56 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-11-25 18:34:24.75561
• Title: GROOT: Graph Edge Re-growth and Partitioning for the Verification of Large Designs in Logic Synthesis
• Title（参考訳）: GROOT: 論理合成における大規模設計検証のためのグラフエッジ再成長と分割
• Authors: Kiran Thorat, Hongwu Peng, Yuebo Luo, Xi Xie, Shaoyi Huang, Amit Hasan, Jiahui Zhao, Yingjie Li, Zhijie Shi, Cunxi Yu, Caiwen Ding,
• Abstract要約: 本稿では,チップ設計領域の知識とGPUカーネルの再設計を含むアルゴリズムとシステムの共同設計フレームワークであるGROOTを紹介する。 We create node features using the circuit node types and the polarity of the connection between the input edges to node in And-Inverter Graphs (AIGs) GROOTは、非常に大きなCSA、すなわちバッチサイズ16,024ビットの1,024ビットに対して、メモリフットプリント(59.38乗算器、99.96%)を大幅に削減する。
• 参考スコア（独自算出の注目度）: 21.172972279993825
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Traditional verification methods in chip design are highly time-consuming and computationally demanding, especially for large scale circuits. Graph neural networks (GNNs) have gained popularity as a potential solution to improve verification efficiency. However, there lacks a joint framework that considers all chip design domain knowledge, graph theory, and GPU kernel designs. To address this challenge, we introduce GROOT, an algorithm and system co-design framework that contains chip design domain knowledge and redesigned GPU kernels, to improve verification efficiency. More specifically, we create node features utilizing the circuit node types and the polarity of the connections between the input edges to nodes in And-Inverter Graphs (AIGs). We utilize a graph partitioning algorithm to divide the large graphs into smaller sub-graphs for fast GPU processing and develop a graph edge re-growth algorithm to recover verification accuracy. We carefully profile the EDA graph workloads and observe the uniqueness of their polarized distribution of high degree (HD) nodes and low degree (LD) nodes. We redesign two GPU kernels (HD-kernel and LD-kernel), to fit the EDA graph learning workload on a single GPU. We compare the results with state-of-the-art (SOTA) methods: GAMORA, a GNN-based approach, and the traditional ABC framework. Results show that GROOT achieves a significant reduction in memory footprint (59.38 %), with high accuracy (99.96%) for a very large CSA multiplier, i.e. 1,024 bits with a batch size of 16, which consists of 134,103,040 nodes and 268,140,544 edges. We compare GROOT with GPU-based GPU Kernel designs SOTAs such as cuSPARSE, MergePath-SpMM, and GNNAdvisor. We achieve up to 1.104x, 5.796x, and 1.469x improvement in runtime, respectively.
• Abstract（参考訳）: チップ設計における従来の検証手法は、特に大規模回路において、非常に時間がかかり、計算的に要求される。 グラフニューラルネットワーク(GNN)は、検証効率を改善する潜在的なソリューションとして人気を集めている。 しかしながら、チップ設計のドメイン知識、グラフ理論、GPUカーネル設計をすべて考慮した統合フレームワークが欠如している。 この課題に対処するために、チップ設計ドメイン知識と再設計されたGPUカーネルを含むアルゴリズムとシステムの共同設計フレームワークであるGROOTを導入し、検証効率を向上させる。 より具体的には、入力エッジとAnd-Inverter Graphs(AIGs)のノード間の接続の回路ノードタイプと極性を利用するノード機能を作成します。 我々は,グラフ分割アルゴリズムを用いて,大規模グラフをより小さなサブグラフに分割して高速GPU処理を行い,グラフエッジ再成長アルゴリズムを開発した。 EDAグラフのワークロードを慎重にプロファイルし、高次(HD)ノードと低次(LD)ノードの偏極分布の特異性を観察する。 我々は、EDAグラフ学習のワークロードを1つのGPUに適合させるために、2つのGPUカーネル(HDカーネルとLDカーネル)を再設計した。 本稿では,GAMORA,GNNベースのアプローチ,従来のABCフレームワークなど,最先端(SOTA)手法と比較する。 その結果、GROOTはメモリフットプリントの大幅な削減(59.38 %)を達成し、非常に大きなCSA乗算器では高い精度(99.96%)、すなわちバッチサイズ16の1,024ビットが134,103,040ノードと268,140,544エッジで構成されている。 GROOTとGPUベースのGPUカーネル設計SOTA(cuSPARSE, MergePath-SpMM, GNNAdvisor)を比較した。 最大1.104倍、5.796倍、1.469倍の改善を実現しています。

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