論文の概要: From RISC-V Cores to Neuromorphic Arrays: A Tutorial on Building Scalable Digital Neuromorphic Processors

• arxiv url: http://arxiv.org/abs/2512.00113v1
• Date: Thu, 27 Nov 2025 14:14:23 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-02 19:46:34.072688
• Title: From RISC-V Cores to Neuromorphic Arrays: A Tutorial on Building Scalable Digital Neuromorphic Processors
• Title（参考訳）: RISC-Vコアからニューロモルフィックアレイへ:スケーラブルなディジタルニューロモルフィックプロセッサ構築のためのチュートリアル
• Authors: Amirreza Yousefzadeh,
• Abstract要約: デジタルニューロモルフィックプロセッサは、低消費電力常時オンのEdgeAIアプリケーションのための有望なコンピューティング基板として登場しつつある。 本チュートリアルでは,完全ディジタルニューロモルフィックプロセッサのアーキテクチャ設計原理について概説する。
• 参考スコア（独自算出の注目度）: 0.37863160479533026
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Digital neuromorphic processors are emerging as a promising computing substrate for low-power, always-on EdgeAI applications. In this tutorial paper, we outline the main architectural design principles behind fully digital neuromorphic processors and illustrate them using the SENECA platform as a running example. Starting from a flexible array of tiny RISC-V processing cores connected by a simple Network-on-Chip (NoC), we show how to progressively evolve the architecture: from a baseline event-driven implementation of fully connected networks, to versions with dedicated Neural Processing Elements (NPEs) and a loop controller that offloads fine-grained control from the general-purpose cores. Along the way, we discuss software and mapping techniques such as spike grouping, event-driven depth-first convolution for convolutional networks, and hard-attention style processing for high-resolution event-based vision. The focus is on architectural trade-offs, performance and energy bottlenecks, and on leveraging flexibility to incrementally add domain-specific acceleration. This paper assumes familiarity with basic neuromorphic concepts (spikes, event-driven computation, sparse activation) and deep neural network workloads. It does not present new experimental results; instead, it synthesizes and contextualizes findings previously reported in our SENECA publications to provide a coherent, step-by-step architectural perspective for students and practitioners who wish to design their own digital neuromorphic processors.
• Abstract（参考訳）: デジタルニューロモルフィックプロセッサは、低消費電力常時オンのEdgeAIアプリケーションのための有望なコンピューティング基板として登場しつつある。 本稿では,完全ディジタルニューロモルフィックプロセッサのアーキテクチャ設計の原則を概説し,SENECAプラットフォームを実例として紹介する。 単純なNetwork-on-Chip (NoC) で接続された小さなRISC-V処理コアのフレキシブルな配列から始め、完全に接続されたネットワークのベースラインイベント駆動実装から、専用のNeural Processing Elements (NPE) と、汎用コアからのきめ細かい制御をオフロードするループコントローラまで、アーキテクチャを段階的に進化させる方法を示す。 その過程で、スパイクグルーピング、畳み込みネットワークのためのイベント駆動深度優先の畳み込み、高解像度のイベントベースビジョンのためのハードアテンションスタイルの処理など、ソフトウェアとマッピング技術について議論する。 アーキテクチャ上のトレードオフ、パフォーマンスとエネルギーのボトルネック、柔軟性を活用してドメイン固有のアクセラレーションを漸進的に追加することに焦点を当てている。 本稿では、基本的なニューロモルフィックの概念(スパイク、イベント駆動計算、スパースアクティベーション)とディープニューラルネットワークワークロードに精通していると仮定する。 従来のSENECA出版物で報告された結果を合成し、文脈的に分析し、デジタルニューロモルフィックプロセッサを設計したい学生や実践者に対して、一貫性のあるアーキテクチャ的な視点を提供する。

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