論文の概要: Scalable IP Mimicry: End-to-End Deceptive IP Blending to Overcome Rectification and Scale Limitations of IP Camouflage

• arxiv url: http://arxiv.org/abs/2512.12061v1
• Date: Fri, 12 Dec 2025 22:04:09 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-16 17:54:56.088826
• Title: Scalable IP Mimicry: End-to-End Deceptive IP Blending to Overcome Rectification and Scale Limitations of IP Camouflage
• Title（参考訳）: スケーラブルなIPミミリー:IPカモフラージュの修正とスケール制限を克服するために、エンド・ツー・エンドの知覚的なIPブレンド
• Authors: Junling Fan, George Rushevich, Giorgio Rusconi, Mengdi Zhu, Reiner Dizon-Paradis, Domenic Forte,
• Abstract要約: IP盗難による年間損失は2500億ドルから600億ドルと推定されている。 多くの半導体設計はリバースエンジニアリング(RE)に弱いままである。 IPカモフラージュ(IP Camouflage)は、従来のカモフラージュの論理ゲートを「模倣詐欺」によって隠蔽する突破口である
• 参考スコア（独自算出の注目度）: 2.42908752270213
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Semiconductor intellectual property (IP) theft incurs estimated annual losses ranging from $225 billion to $600 billion. Despite initiatives like the CHIPS Act, many semiconductor designs remain vulnerable to reverse engineering (RE). IP Camouflage is a recent breakthrough that expands beyond the logic gate hiding of traditional camouflage through "mimetic deception," where an entire module masquerades as a different IP. However, it faces key limitations: requires a high-overhead post-generation rectification step, is not easily scalable, and uses an AIG logic representation that is mismatched with standard RE analysis flows. This paper addresses these shortcommings by introducing two novel, end-to-end models. We propose a Graph-Matching algorithm to solve the representation problem and a DNAS-based NAND Array model to achieve scalability. To facilitate this, we also introduce a mimicry-aware partitioning method, enabling a divide-and-conquer approach for large-scale designs. Our results demonstrate that these models are resilient to SAT and GNN-RE attacks, providing efficient and scalable paths for end-to-end deceptive IP design.
• Abstract（参考訳）: 半導体知的財産権(IP)は、年間損失額が2500億ドルから600億ドルと推定されている。 CHIPS法のようなイニシアチブにもかかわらず、多くの半導体設計はリバースエンジニアリング(RE)に弱いままである。 IP カモフラージュ(英: IP Camouflage)は、従来のカモフラージュを隠蔽するロジックゲートを超えて、モジュール全体が異なるIPとしてマスクレートする「ミスティック詐欺(mimetic deception)」によって拡張された最近のブレークスルーである。 しかし、それは重要な制限に直面している: ハイオーバヘッドのポストジェネレーションの修正ステップが必要であり、スケーラビリティは容易ではなく、標準のRE分析フローとミスマッチしたAIGロジック表現を使用する。 本稿では,2つの新しいエンド・ツー・エンド・エンド・モデルを導入することで,これらのショートコミングに対処する。 本稿では,表現問題を解決するグラフマッチングアルゴリズムと,拡張性を実現するためのDNASベースのNAND配列モデルを提案する。 これを容易にするために,大規模設計における分割・分散アプローチを可能にする,模倣・認識分割手法も導入する。 その結果,これらのモデルがSATやGNN-RE攻撃に耐性があることが示され,エンド・ツー・エンドのIP設計のための効率的かつスケーラブルなパスが提供される。

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