論文の概要: PermuteV: A Performant Side-channel-Resistant RISC-V Core Securing Edge AI Inference

• arxiv url: http://arxiv.org/abs/2512.18132v1
• Date: Fri, 19 Dec 2025 23:31:16 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-23 18:54:32.203623
• Title: PermuteV: A Performant Side-channel-Resistant RISC-V Core Securing Edge AI Inference
• Title（参考訳）: PermuteV:エッジAI推論をセキュアにするための高性能サイドチャネル耐性RISC-Vコア
• Authors: Nuntipat Narkthong, Xiaolin Xu,
• Abstract要約: 我々は、ニューラルネットワークの推論をセキュアにするために、高性能なサイドチャネル耐性RISC-VコアであるPermuteVを提案する。 PermuteVは、ループ反復の実行順序をランダムに変更するハードウェアアクセラレーション防衛機構を採用している。 我々はFPGA上でPermuteVを実装し、サイドチャネルセキュリティ、ハードウェア領域、ランタイムオーバーヘッドの観点から評価を行う。
• 参考スコア（独自算出の注目度）: 8.089262335514297
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Edge AI inference is becoming prevalent thanks to the emergence of small yet high-performance microprocessors. This shift from cloud to edge processing brings several benefits in terms of energy savings, improved latency, and increased privacy. On the downside, bringing computation to the edge makes them more vulnerable to physical side-channel attacks (SCA), which aim to extract the confidentiality of neural network models, e.g., architecture and weight. To address this growing threat, we propose PermuteV, a performant side-channel resistant RISC-V core designed to secure neural network inference. PermuteV employs a hardware-accelerated defense mechanism that randomly permutes the execution order of loop iterations, thereby obfuscating the electromagnetic (EM) signature associated with sensitive operations. We implement PermuteV on FPGA and perform evaluations in terms of side-channel security, hardware area, and runtime overhead. The experimental results demonstrate that PermuteV can effectively defend against EM SCA with minimal area and runtime overhead.
• Abstract（参考訳）: 小型ながら高性能なマイクロプロセッサの出現により、エッジAI推論が普及しつつある。 このクラウドからエッジ処理への移行は、省エネ、レイテンシの改善、プライバシの向上といった面で、いくつかのメリットをもたらします。 欠点として、エッジに計算をもたらすことで、ニューラルネットワークモデルの機密性を抽出することを目的とした物理的サイドチャネル攻撃(SCA)に対して、より脆弱になる。 この増大する脅威に対処するために、ニューラルネットワークの推論を確保するために設計された、高性能なサイドチャネル耐性RISC-VコアであるPermuteVを提案する。 PermuteVは、ループ繰り返しの実行順序をランダムに変更し、センシティブな操作に関連する電磁(EM)シグネチャを難読化するハードウェアアクセラレーション防衛機構を採用している。 我々はFPGA上でPermuteVを実装し、サイドチャネルセキュリティ、ハードウェア領域、ランタイムオーバーヘッドの観点から評価を行う。 実験の結果、PermuteVは最小の領域とランタイムオーバーヘッドでEM SCAを効果的に防御できることがわかった。

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