論文の概要: Enhancing LUT-based Deep Neural Networks Inference through Architecture and Connectivity Optimization

• arxiv url: http://arxiv.org/abs/2601.09773v1
• Date: Wed, 14 Jan 2026 16:59:06 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-01-16 19:43:18.854728
• Title: Enhancing LUT-based Deep Neural Networks Inference through Architecture and Connectivity Optimization
• Title（参考訳）: アーキテクチャと接続性最適化によるLUTに基づくディープニューラルネットワーク推論の強化
• Authors: Binglei Lou, Ruilin Wu, Philip Leong,
• Abstract要約: FPGAのようなリソース制約のあるエッジデバイスにディープニューラルネットワーク(DNN)をデプロイするには、レイテンシ、電力、ハードウェアリソース使用量の間で注意深くバランスする必要がある。 本稿では2つの最適化を通じてこれらの課題に対処する包括的フレームワークであるSparseLUTを提案する。 まず、加算器を介して複数のPolyLUTサブニューロンを集約し、LUT消費量を2.0x-13.9x削減し、推論遅延を1.2x-1.6x削減するアーキテクチャ拡張を提案する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Deploying deep neural networks (DNNs) on resource-constrained edge devices such as FPGAs requires a careful balance among latency, power, and hardware resource usage, while maintaining high accuracy. Existing Lookup Table (LUT)-based DNNs -- such as LogicNets, PolyLUT, and NeuraLUT -- face two critical challenges: the exponential growth of LUT size and inefficient random sparse connectivity. This paper presents SparseLUT, a comprehensive framework that addresses these challenges through two orthogonal optimizations. First, we propose an architectural enhancement that aggregates multiple PolyLUT sub-neurons via an adder, significantly reducing LUT consumption by 2.0x-13.9x and lowering inference latency by 1.2x-1.6x, all while maintaining comparable accuracy. Building upon this foundation, we further introduce a non-greedy training algorithm that optimizes neuron connectivity by selectively pruning less significant inputs and strategically regrowing more effective ones. This training optimization, which incurs no additional area and latency overhead, delivers consistent accuracy improvements across benchmarks -- achieving up to a 2.13% gain on MNIST and 0.94% on Jet Substructure Classification compared to existing LUT-DNN approaches.
• Abstract（参考訳）: FPGAのようなリソース制約のあるエッジデバイスにディープニューラルネットワーク(DNN)をデプロイするには、レイテンシ、電力、ハードウェアリソース使用量の間で慎重にバランスを取る必要がある。 既存のLookup Table (LUT)ベースのDNN(LogicNets、PolyLUT、NeuraLUTなど)は、2つの重要な課題に直面している。 本稿では2つの直交最適化を通じてこれらの課題に対処する包括的フレームワークであるSparseLUTを提案する。 まず、加算器を介して複数のPolyLUTサブニューロンを集約し、LUT消費量を2.0x-13.9x削減し、推論遅延を1.2x-1.6x削減するアーキテクチャ拡張を提案する。 この基礎の上に、より少ない入力を選択的に抜き出し、より効果的な入力を戦略的に再成長させることにより、ニューロン接続を最適化する非グリーディトレーニングアルゴリズムを導入する。 このトレーニング最適化は追加の領域と遅延オーバーヘッドを伴わず、ベンチマーク間で一貫した精度の向上を実現している。MNISTでは2.13%、Jet Substructure Classificationでは0.94%のアップを実現している。

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