論文の概要: SPOILER-GUARD: Gating Latency Effects of Memory Accesses through Randomized Dependency Prediction

• arxiv url: http://arxiv.org/abs/2601.21211v1
• Date: Thu, 29 Jan 2026 03:22:58 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-01-30 16:22:49.541926
• Title: SPOILER-GUARD: Gating Latency Effects of Memory Accesses through Randomized Dependency Prediction
• Title（参考訳）: SPOILER-GUARD:ランダム依存予測によるメモリアクセスの遅延効果のゲーティング
• Authors: Gayathri Subramanian, Girinath P, Nitya Ranganathan, Kamakoti Veezhinathan, Gopalakrishnan Srinivasan,
• Abstract要約: 提案するハードウェアディフェンスであるSPOILER-GUARDについて述べる。 SPOILER-GUARDは不一致を0.0004%に減らし、整数と浮動小数点のパフォーマンスを2.12から2.87パーセント改善する。
• 参考スコア（独自算出の注目度）: 0.765070636993857
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Modern microprocessors depend on speculative execution, creating vulnerabilities that enable transient execution attacks. Prior defenses target speculative data leakage but overlook false dependencies from partial address aliasing, where repeated squash and reissue events increase the load-store latency, which is exploited by the SPOILER attack. We present SPOILER-GUARD, a hardware defense that obfuscates speculative dependency resolution by dynamically randomizing the physical address bits used for load-store comparisons and tagging store entries to prevent latency-amplifying misspeculations. Implemented in gem5 and evaluated with SPEC 2017, SPOILER-GUARD reduces misspeculation to 0.0004 percent and improves integer and floating-point performance by 2.12 and 2.87 percent. HDL synthesis with Synopsys Design Compiler at 14 nm node demonstrates minimal overheads - 69 ps latency in critical path, 0.064 square millimeter in area, and 5.863 mW in power.
• Abstract（参考訳）: 現代のマイクロプロセッサは投機的実行に依存し、一時的な実行攻撃を可能にする脆弱性を生成する。 以前の防御は投機的なデータ漏洩を目標としていたが、部分的なアドレスエイリアスから偽の依存関係を見落とし、繰り返しのスカッシュと再発行イベントは、SPOILER攻撃によって悪用されるロードストア遅延を増大させる。 SPOILER-GUARDは,ロードストア比較に使用する物理アドレスビットを動的にランダム化し,遅延増幅の誤定義を防止することで,投機的依存解決を阻害するハードウェアディフェンスである。 gem5 で実装され、SPEC 2017 で評価されている SPOILER-GUARD は、誤定義を 0.0004% に減らし、整数と浮動小数点のパフォーマンスを 2.12 と 2.87 に改善している。 14nmノードでのSynopsys Design CompilerによるHDL合成は、臨界経路における69 psレイテンシ、面積0.064平方ミリメートル、電力5.863 mWの最小オーバーヘッドを示す。

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