論文の概要: Real-Time Human Activity Recognition on Edge Microcontrollers: Dynamic Hierarchical Inference with Multi-Spectral Sensor Fusion

• arxiv url: http://arxiv.org/abs/2602.00152v1
• Date: Thu, 29 Jan 2026 15:21:45 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-03 19:28:32.980496
• Title: Real-Time Human Activity Recognition on Edge Microcontrollers: Dynamic Hierarchical Inference with Multi-Spectral Sensor Fusion
• Title（参考訳）: エッジマイクロコントローラのリアルタイムヒューマンアクティビティ認識:マルチスペクトルセンサフュージョンを用いた動的階層推論
• Authors: Boyu Li, Kuangji Zuo, Lincong Li, Yonghui Wu,
• Abstract要約: 本稿では,マルチスペクトル融合と解釈可能なモジュールに基づくリソース対応階層型ネットワークを提案する。 低消費電力のリアルタイム推論のためにARM Cortex-M4マイクロコントローラ上にデプロイされたHPPI-Netは96.70%の精度を実現している。 MobileNetV3と比較して、HPPI-Netは精度を1.22%改善し、RAM使用量を71.2%削減し、ROM使用量を42.1%削減した。
• 参考スコア（独自算出の注目度）: 7.184610830886172
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The demand for accurate on-device pattern recognition in edge applications is intensifying, yet existing approaches struggle to reconcile accuracy with computational constraints. To address this challenge, a resource-aware hierarchical network based on multi-spectral fusion and interpretable modules, namely the Hierarchical Parallel Pseudo-image Enhancement Fusion Network (HPPI-Net), is proposed for real-time, on-device Human Activity Recognition (HAR). Deployed on an ARM Cortex-M4 microcontroller for low-power real-time inference, HPPI-Net achieves 96.70% accuracy while utilizing only 22.3 KiB of RAM and 439.5 KiB of ROM after optimization. HPPI-Net employs a two-layer architecture. The first layer extracts preliminary features using Fast Fourier Transform (FFT) spectrograms, while the second layer selectively activates either a dedicated module for stationary activity recognition or a parallel LSTM-MobileNet network (PLMN) for dynamic states. PLMN fuses FFT, Wavelet, and Gabor spectrograms through three parallel LSTM encoders and refines the concatenated features using Efficient Channel Attention (ECA) and Depthwise Separable Convolution (DSC), thereby offering channel-level interpretability while substantially reducing multiply-accumulate operations. Compared with MobileNetV3, HPPI-Net improves accuracy by 1.22% and reduces RAM usage by 71.2% and ROM usage by 42.1%. These results demonstrate that HPPI-Net achieves a favorable accuracy-efficiency trade-off and provides explainable predictions, establishing a practical solution for wearable, industrial, and smart home HAR on memory-constrained edge platforms.
• Abstract（参考訳）: エッジアプリケーションにおける正確なオンデバイスパターン認識の需要はますます高まっているが、既存のアプローチでは精度を計算制約と整合させるのに苦労している。 この課題に対処するため,HAR(Herarchical Parallel Pseudo-image Enhancement Fusion Network)と呼ばれる,マルチスペクトル融合と解釈可能なモジュールに基づくリソース対応階層型ネットワークが提案されている。 低消費電力のリアルタイム推論のためにARM Cortex-M4マイクロコントローラ上にデプロイされたHPPI-Netは、最適化後のRAM22.3 KiBとROM439.5 KiBしか使用せず、96.70%の精度を実現している。 HPPI-Netは2層アーキテクチャを採用している。 第1層は、Fast Fourier Transform (FFT) 分光器を用いて予備機能を抽出し、第2層は定常活動認識のための専用モジュールまたは動的状態のための並列LSTM-MobileNetネットワーク(PLMN)を選択的に活性化する。 PLMNは、3つの並列LSTMエンコーダを通してFFT、Wavelet、Gaborの分光図を融合させ、効率的なチャネル注意(ECA)とDepthwise Separable Convolution(DSC)を用いて統合された特徴を洗練し、これによりチャネルレベルの解釈性を提供しながら、乗算累積演算を大幅に削減する。 MobileNetV3と比較して、HPPI-Netは精度を1.22%改善し、RAM使用量を71.2%削減し、ROM使用量を42.1%削減した。 これらの結果から,HPPI-Netは,メモリ制約エッジプラットフォーム上でのウェアラブル,産業,スマートホームHARの実用的ソリューションを確立することにより,良好な精度・効率のトレードオフを実現し,説明可能な予測を提供することが示された。

関連論文リスト

• LPCAN: Lightweight Pyramid Cross-Attention Network for Rail Surface Defect Detection Using RGB-D Data [0.0]
  本稿では,現在のビジョンに基づくレール欠陥検出手法の限界に対処する。 本稿では,RGB-Dデータを利用した軽量ピラミッドクロスアテンションネットワーク(LPCANet)を提案する。 LPCANetは990万のパラメータ、2.50GのFLOP、162.60fpsの推論速度で最先端のパフォーマンスを実現している。
  論文  参考訳（メタデータ） (2026-01-14T03:35:09Z)
• Enabling Vibration-Based Gesture Recognition on Everyday Furniture via Energy-Efficient FPGA Implementation of 1D Convolutional Networks [11.481972015296812]
  本研究では、低消費電力フィールドプログラマブルゲートアレイ(FPGA)上にコンパクトNNを展開させるエネルギー効率のよいソリューションを提案する。 我々は、複雑なスペクトル前処理を生波形入力に置き換え、複雑なオンボード前処理を不要とし、精度を犠牲にすることなく入力サイズを21倍削減する。 組み込みFPGAに適した2つの軽量アーキテクチャ(1D-CNNと1D-SepCNN)を設計し、パラメータを3億6900万から216に削減し、同等の精度を維持した。
  論文  参考訳（メタデータ） (2025-10-27T09:30:36Z)
• End-to-End Efficiency in Keyword Spotting: A System-Level Approach for Embedded Microcontrollers [0.18472148461613155]
  KWS(Keywords Spoting)は、組み込みデバイスとIoTデバイスのハンズフリーインタラクションを可能にする重要な技術である。 本研究では,DS-CNN,LiCoNet,TENetなどの最先端の軽量ニューラルネットワークアーキテクチャと,MobileNet上に構築したTypman-KWSアーキテクチャを比較した。 この結果から, 3つの残差ブロックを持つTKWSは, 14.4kパラメータしか持たない92.4%のF1スコアが得られることがわかった。
  論文  参考訳（メタデータ） (2025-09-08T16:01:55Z)
• Latency-aware Unified Dynamic Networks for Efficient Image Recognition [72.8951331472913]
  LAUDNetは動的ネットワークの理論的および実用的な効率ギャップを橋渡しするフレームワークである。 3つの主要な動的パラダイム - 適応型計算、動的層スキップ、動的チャネルスキップ - を統合している。 これにより、V100,3090やTX2 GPUのようなプラットフォーム上で、ResNetのようなモデルの遅延を50%以上削減できる。
  論文  参考訳（メタデータ） (2023-08-30T10:57:41Z)
• DPNet: Dual-Path Network for Real-time Object Detection with Lightweight Attention [15.360769793764526]
  本稿では,リアルタイム物体検出のための軽量アテンション方式を用いて,DPNetというデュアルパスネットワークを提案する。 DPNetは、検出精度と実装効率の間の最先端のトレードオフを実現する。
  論文  参考訳（メタデータ） (2022-09-28T09:11:01Z)
• Federated Learning for Energy-limited Wireless Networks: A Partial Model Aggregation Approach [79.59560136273917]
  デバイス間の限られた通信資源、帯域幅とエネルギー、およびデータ不均一性は、連邦学習(FL)の主要なボトルネックである まず、部分モデルアグリゲーション(PMA)を用いた新しいFLフレームワークを考案する。 提案されたPMA-FLは、2つの典型的な異種データセットにおいて2.72%と11.6%の精度を改善する。
  論文  参考訳（メタデータ） (2022-04-20T19:09:52Z)
• FastFlowNet: A Lightweight Network for Fast Optical Flow Estimation [81.76975488010213]
  ディセンス光学フロー推定は、多くのロボットビジョンタスクで重要な役割を果たしています。 現在のネットワークはしばしば多くのパラメータを占有し、計算コストがかかる。 提案したFastFlowNetは、周知の粗大なやり方で、以下のイノベーションで機能する。
  論文  参考訳（メタデータ） (2021-03-08T03:09:37Z)
• BRDS: An FPGA-based LSTM Accelerator with Row-Balanced Dual-Ratio Sparsification [3.3711251611130337]
  エネルギー消費を低減し、Long Short-Term Memory (LSTM) ニューラルネットワークアクセラレータの速度を改善するためのハードウェアフレンドリーなプランニングアルゴリズムを提示する。 その結果、提案された加速器は最大272%の有効GOPS/Wを提供することができ、パープレキシティエラーはPTBデータセットの1.4%まで低減される。
  論文  参考訳（メタデータ） (2021-01-07T18:23:48Z)
• EdgeBERT: Sentence-Level Energy Optimizations for Latency-Aware Multi-Task NLP Inference [82.1584439276834]
  BERTのようなトランスフォーマーベースの言語モデルでは、自然言語処理(NLP)タスクの精度が大幅に向上する。 We present EdgeBERT, a in-deepth algorithm- hardware co-design for latency-aware energy optimization for multi-task NLP。
  論文  参考訳（メタデータ） (2020-11-28T19:21:47Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。