論文の概要: CryptRISC: A Secure RISC-V Processor for High-Performance Cryptography with Power Side-Channel Protection
- arxiv url: http://arxiv.org/abs/2602.20285v1
- Date: Mon, 23 Feb 2026 19:13:35 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-02-25 17:34:53.493596
- Title: CryptRISC: A Secure RISC-V Processor for High-Performance Cryptography with Power Side-Channel Protection
- Title（参考訳）: CryptRISC: パワーサイドチャネル保護を用いた高性能暗号用セキュアRISC-Vプロセッサ
- Authors: Amisha Srivastava, Muskan Porwal, Kanad Basu,
- Abstract要約: CryptRISCは、暗号アクセラレーションとハードウェアレベルのパワーサイドチャネル抵抗を組み合わせた最初のRISC-Vプロセッサである。
マスキングは広く使われている対策であるが、ソフトウェアベースの手法は、しばしば性能上のオーバーヘッドと実装上の複雑さをもたらす。
- 参考スコア（独自算出の注目度）: 1.5866931449827322
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Cryptographic computations are fundamental to modern computing, ensuring data confidentiality and integrity. However, these operations are highly vulnerable to power side-channel attacks that exploit variations in power consumption to leak sensitive information. Masking is a widely used countermeasure, yet software-based techniques often introduce significant performance overhead and implementation complexity, while fixed-function hardware masking lacks flexibility across diverse cryptographic algorithms. In this paper, we present CryptRISC, the first RISC-V-based processor that combines cryptographic acceleration with hardware-level power side-channel resistance through an ISA-driven operand masking framework. Our design extends the CVA6 core with 64-bit RISC-V Scalar Cryptography Extensions and introduces two microarchitectural components: a Field Detection Layer, which identifies the dominant algebraic field of each cryptographic instruction, and a Masking Control Unit, which applies field-aware operand randomization at runtime. This enables dynamic selection of Boolean, affine, or arithmetic masking schemes based on instruction semantics, providing optimized protection across algorithms including AES, SHA-256, SHA-512, SM3, and SM4. Unlike prior approaches relying on static masking logic or software instrumentation, our method performs operand masking transparently within the execution pipeline without modifying instruction encoding. Experimental results show speedups up to 6.80$\times$ over baseline software implementations, with only a 1.86% hardware overhead relative to the baseline CVA6 core, confirming the efficiency and practicality of CryptRISC.
- Abstract（参考訳）: 暗号計算は現代コンピューティングの基本であり、データの機密性と整合性を保証する。
しかし、これらの操作は電力消費の変動を利用して機密情報を漏洩するパワーサイドチャネル攻撃に対して非常に脆弱である。
マスキングは広く使われている対策であるが、ソフトウェアベースの手法は性能上のオーバーヘッドと実装の複雑さを伴いがちであるが、固定機能ハードウェアマスキングは様々な暗号アルゴリズムの柔軟性に欠ける。
本稿では,RISC-Vベースの最初のプロセッサであるCryptRISCについて述べる。
我々の設計では、CVA6コアを64ビットRISC-Vスカラー暗号拡張で拡張し、各暗号命令の代数的フィールドを識別するフィールド検出層と、フィールド対応オペランドランダム化を実行時に適用するマスキング制御ユニットの2つのマイクロアーキテクチャを導入している。
これにより、命令セマンティクスに基づいたブール、アフィン、または算術マスキングスキームの動的選択が可能となり、AES、SHA-256、SHA-512、SM3、SM4を含むアルゴリズム間で最適化された保護を提供する。
静的マスキングロジックやソフトウェアインスツルメンテーションに依存する従来の手法とは異なり、命令エンコーディングを変更することなく、実行パイプライン内でオペランドマスキングを透過的に行う。
実験の結果、ベースラインのソフトウェア実装よりも6.80$\times$のスピードアップを示し、ベースラインのCVA6コアに対するハードウェアオーバーヘッドは1.86%に過ぎず、CryptRISCの効率性と実用性を確認した。
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