論文の概要: Bitwise Systolic Array Architecture for Runtime-Reconfigurable Multi-precision Quantized Multiplication on Hardware Accelerators

• arxiv url: http://arxiv.org/abs/2602.23334v1
• Date: Thu, 26 Feb 2026 18:40:02 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-27 18:41:22.852083
• Title: Bitwise Systolic Array Architecture for Runtime-Reconfigurable Multi-precision Quantized Multiplication on Hardware Accelerators
• Title（参考訳）: ハードウェアアクセラレータ上の実行時再構成可能なマルチ精度量子化乗算のためのビットワイズシストリックアレーアーキテクチャ
• Authors: Yuhao Liu, Salim Ullah, Akash Kumar,
• Abstract要約: 本稿では,QNNアクセラレータのための実行時再構成可能なマルチチャネル・ビットワイズ・シストリックアレイ設計を提案する。 その結果,混合精度モデルでは1.3185～3.5671倍の高速化が達成できた。
• 参考スコア（独自算出の注目度）: 5.054252675478966
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Neural network accelerators have been widely applied to edge devices for complex tasks like object tracking, image recognition, etc. Previous works have explored the quantization technologies in related lightweight accelerator designs to reduce hardware resource consumption. However, low precision leads to high accuracy loss in inference. Therefore, mixed-precision quantization becomes an alternative solution by applying different precision in different layers to trade off resource consumption and accuracy. Because regular designs for multiplication on hardware cannot support the precision reconfiguration for a multi-precision Quantized Neural Network (QNN) model in runtime, we propose a runtime reconfigurable multi-precision multi-channel bitwise systolic array design for QNN accelerators. We have implemented and evaluated our work on the Ultra96 FPGA platform. Results show that our work can achieve 1.3185 to 3.5671 times speedup in inferring mixed-precision models and has less critical path delay, supporting a higher clock frequency (250MHz).
• Abstract（参考訳）: ニューラルネットワークアクセラレータは、オブジェクト追跡や画像認識といった複雑なタスクのためにエッジデバイスに広く適用されています。 従来の研究は、ハードウェアリソースの消費を減らすために、関連する軽量加速器設計における量子化技術を探究してきた。 しかし、精度が低いと推論の精度が低下する。 そのため、異なる層に異なる精度を適用して資源消費と精度をトレードオフすることで、混合精度の量子化が代替ソリューションとなる。 ハードウェア上での乗算のための正規設計は、実行時にマルチ精度量子ニューラルネットワーク(QNN)モデルの精度再構成をサポートできないため、QNNアクセラレーターのための実行時再構成可能なマルチ精度マルチチャネル・ビットワイズ・シストリックアレイ設計を提案する。 我々はUltra96 FPGAプラットフォーム上での作業の実装と評価を行った。 その結果,混合精度モデルでは1.3185～3.5671倍の高速化が可能であり,クロック周波数(250MHz)が向上した。

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