論文の概要: Wrong Code, Right Structure: Learning Netlist Representations from Imperfect LLM-Generated RTL

• arxiv url: http://arxiv.org/abs/2603.09161v1
• Date: Tue, 10 Mar 2026 03:52:41 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-11 15:25:24.015024
• Title: Wrong Code, Right Structure: Learning Netlist Representations from Imperfect LLM-Generated RTL
• Title（参考訳）: 誤りコード, 右構造:不完全LLM生成RTLからのネットリスト表現の学習
• Authors: Siyang Cai, Cangyuan Li, Yinhe Han, Ying Wang,
• Abstract要約: 大規模言語モデル(LLM)は大規模にレジスタ・トランスファー・レベル(RTL)を生成することができるが、その機能的誤りにより回路解析における使用が妨げられている。 ネットリスト表現学習のためのトレーニングデータとして不完全なRTLを利用する費用対効果のあるデータ拡張とトレーニングフレームワークを提案する。
• 参考スコア（独自算出の注目度）: 4.827201131867214
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Learning effective netlist representations is fundamentally constrained by the scarcity of labeled datasets, as real designs are protected by Intellectual Property (IP) and costly to annotate. Existing work therefore focuses on small-scale circuits with clean labels, limiting scalability to realistic designs. Meanwhile, Large Language Models (LLMs) can generate Register-Transfer-Level (RTL) at scale, but their functional incorrectness has hindered their use in circuit analysis. In this work, we make a key observation: even when LLM-Generated RTL is functionally imperfect, the synthesized netlists still preserve structural patterns that are strongly indicative of the intended functionality. Building on this insight, we propose a cost-effective data augmentation and training framework that systematically exploits imperfect LLM-Generated RTL as training data for netlist representation learning, forming an end-to-end pipeline from automated code generation to downstream tasks. We conduct evaluations on circuit functional understanding tasks, including sub-circuit boundary identification and component classification, across benchmarks of increasing scales, extending the task scope from operator-level to IP-level. The evaluations demonstrate that models trained on our noisy synthetic corpus generalize well to real-world netlists, matching or even surpassing methods trained on scarce high-quality data and effectively breaking the data bottleneck in circuit representation learning.
• Abstract（参考訳）: 効果的なネットリスト表現の学習は、実際の設計は知的財産権(IP)によって保護され、注釈をつけるのにコストがかかるため、ラベル付きデータセットの不足によって、基本的に制限されている。 したがって、既存の作業はクリーンなラベルを持つ小さな回路に焦点を合わせ、スケーラビリティを現実的な設計に制限する。 一方、LLM(Large Language Models)は大規模にレジスタ・トランスファー・レベル(RTL)を生成することができるが、その機能的誤りにより回路解析における使用が妨げられている。 本研究では, LLM 生成 RTL が機能的に不完全である場合でも, 合成ネットリストは意図した機能を強く表す構造パターンを保っている。 この知見に基づいて,ネットリスト表現学習のためのトレーニングデータとして,不完全なLLM生成RTLを体系的に活用し,自動コード生成から下流タスクへのエンドツーエンドパイプラインを形成する,費用対効果の高いデータ拡張とトレーニングフレームワークを提案する。 サブ回路境界同定やコンポーネント分類を含む回路機能理解タスクの評価を行い,作業範囲を演算子レベルからIPレベルまで拡張する。 評価の結果、ノイズの多い合成コーパスでトレーニングされたモデルは、実世界のネットリストによく一般化し、高品質なデータでトレーニングされた手法をマッチングまたは超越し、回路表現学習におけるデータボトルネックを効果的に破壊することを示した。

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