論文の概要: SNAP-V: A RISC-V SoC with Configurable Neuromorphic Acceleration for Small-Scale Spiking Neural Networks

• arxiv url: http://arxiv.org/abs/2603.11939v1
• Date: Thu, 12 Mar 2026 13:52:44 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-13 14:46:26.118241
• Title: SNAP-V: A RISC-V SoC with Configurable Neuromorphic Acceleration for Small-Scale Spiking Neural Networks
• Title（参考訳）: SNAP-V:小型スパイクニューラルネットワークのための構成可能なニューロモルフィック・アクセラレーションを備えたRISC-V SoC
• Authors: Kanishka Gunawardana, Sanka Peeris, Kavishka Rambukwella, Thamish Wanduragala, Saadia Jameel, Roshan Ragel, Isuru Nawinne,
• Abstract要約: スパイキングニューラルネットワーク(SNN)は、低消費電力と計算効率のためにエッジコンピューティングに大きな注目を集めている。 本研究は、小型SNN推論のためのRISC-VベースのニューロモルフィックシステムであるSNAP-Vを提示する。 提案手法は,リアルタイムエッジアプリケーションに適した高精度でエネルギー効率の高いSNN推論を実現する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Spiking Neural Networks (SNNs) have gained significant attention in edge computing due to their low power consumption and computational efficiency. However, existing implementations either use conventional System on Chip (SoC) architectures that suffer from memory-processor bottlenecks, or large-scale neuromorphic hardware that is inefficient and wasteful for small-scale SNN applications. This work presents SNAP-V, a RISC-V-based neuromorphic SoC with two accelerator variants: Cerebra-S (bus-based) and Cerebra-H (Network-on-Chip (NoC)-based) which are optimized for small-scale SNN inference, integrating a RISC-V core for management tasks, with both accelerators featuring parallel processing nodes and distributed memory. Experimental results show close agreement between software and hardware inference, with an average accuracy deviation of 2.62% across multiple network configurations, and an average synaptic energy of 1.05 pJ per synaptic operation (SOP) in 45 nm CMOS technology. These results show that the proposed solution enables accurate, energy-efficient SNN inference suitable for real-time edge applications.
• Abstract（参考訳）: スパイキングニューラルネットワーク(SNN)は、低消費電力と計算効率のためにエッジコンピューティングに大きな注目を集めている。 しかし、既存の実装では、メモリ・プロセッサのボトルネックに悩まされる従来のSystem on Chip (SoC)アーキテクチャや、小規模SNNアプリケーションでは非効率で無駄な大規模なニューロモルフィック・ハードウェアを使用している。 本研究は、小型SNN推論に最適化されたCerebra-S(バスベース)とCerebra-H(ネットワークワークオンチップ(NoCベース)の2つのアクセラレーターを備えたRISC-VベースのニューロモルフィックSoCであるSNAP-Vを、並列処理ノードと分散メモリを備えたRISC-Vコアに統合する。 実験結果は、ソフトウェアとハードウェアの推論の密接な一致を示し、複数のネットワーク構成で平均精度が2.62%、45nmCMOS技術で平均シナプスエネルギーが1.05 pJであることを示す。 これらの結果から,提案手法はリアルタイムエッジアプリケーションに適した高精度でエネルギー効率の高いSNN推論を可能にする。

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