論文の概要: Exploiting temporal parallelism for LSTM Autoencoder acceleration on FPGA

• arxiv url: http://arxiv.org/abs/2603.13982v1
• Date: Sat, 14 Mar 2026 15:23:17 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-17 16:19:35.525277
• Title: Exploiting temporal parallelism for LSTM Autoencoder acceleration on FPGA
• Title（参考訳）: FPGA上でのLSTMオートエンコーダアクセラレーションのための時空間並列処理
• Authors: Aimilios Leftheriotis, Dimosthenis Masouros, Dimitrios Soudris, George Theodoridis,
• Abstract要約: 長期記憶オートエンコーダ(LSTM-AE)は時系列データにおける教師なし異常検出に特に有効である。 本稿では,時間並列性を利用するデータフローアーキテクチャを用いたFPGAベースの新しいアクセラレータを提案する。 当社のアクセラレータは、レイテンシのスピードアップを最大79.6倍、CPUが最大18.2倍、CPUが最大1722倍、GPUが最大59.3倍に向上します。
• 参考スコア（独自算出の注目度）: 3.1710492369545267
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Recurrent Neural Networks (RNNs) are vital for sequential data processing. Long Short-Term Memory Autoencoders (LSTM-AEs) are particularly effective for unsupervised anomaly detection in time-series data. However, inherent sequential dependencies limit parallel computation. While previous work has explored FPGA-based acceleration for LSTM networks, efforts have typically focused on optimizing a single LSTM layer at a time. We introduce a novel FPGA-based accelerator using a dataflow architecture that exploits temporal parallelism for concurrent multi-layer processing of different timesteps within sequences. Experimental evaluations on four representative LSTM-AE models with varying widths and depths, implemented on a Zynq UltraScale+ MPSoC FPGA, demonstrate significant advantages over CPU (Intel Xeon Gold 5218R) and GPU (NVIDIA V100) implementations. Our accelerator achieves latency speedups up to 79.6x vs. CPU and 18.2x vs. GPU, alongside energy-per-timestep reductions of up to 1722x vs. CPU and 59.3x vs. GPU. These results, including superior network depth scalability, highlight our approach's potential for high-performance, real-time, power-efficient LSTM-AE-based anomaly detection on FPGAs.
• Abstract（参考訳）: 逐次データ処理には、リカレントニューラルネットワーク(RNN)が不可欠である。 長期記憶オートエンコーダ(LSTM-AE)は時系列データにおける教師なし異常検出に特に有効である。 しかし、本質的にシーケンシャルな依存関係は並列計算を制限する。 従来の研究では、LSTMネットワークのFPGAベースのアクセラレーションについて検討してきたが、通常は一度にひとつのLSTM層を最適化することに重点を置いてきた。 本稿では,シーケンス内の異なるタイムステップの同時処理に時間並列性を利用するデータフローアーキテクチャを用いたFPGAベースの新しいアクセラレータを提案する。 Zynq UltraScale+ MPSoC FPGA上に実装されたLSTM-AEモデルの幅と深さの異なる4つのモデルに対する実験的評価は、CPU(Intel Xeon Gold 5218R)とGPU(NVIDIA V100)の実装に対して大きな優位性を示している。 当社のアクセラレータは、レイテンシのスピードアップを最大79.6倍、CPUが最大18.2倍、CPUが最大1722倍、GPUが最大59.3倍に向上します。 これらの結果から,FPGA上での高速,リアルタイム,電力効率のLSTM-AEに基づく異常検出の可能性を明らかにする。

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