論文の概要: General circuit compilation protocol into partially fault-tolerant quantum computing architecture
- arxiv url: http://arxiv.org/abs/2603.17428v1
- Date: Wed, 18 Mar 2026 07:08:56 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-03-19 18:32:57.560763
- Title: General circuit compilation protocol into partially fault-tolerant quantum computing architecture
- Title（参考訳）: 部分フォールトトレラント量子コンピューティングアーキテクチャへの汎用回路コンパイルプロトコル
- Authors: Tomochika Kurita,
- Abstract要約: 本研究では,時空効率的なアナログ回転(STAR)アーキテクチャのための回路実行プロトコルを提案する。
本プロトコルは,資源状態生成の並列的な試行と,共同測定のより頻繁な試行により,そのような時間のオーバーヘッドを低減することを目的としている。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: As we are entering an early-FTQC era, circuit execution protocols with logical qubits and certain error-correcting codes are being discussed. Here, we propose a circuit execution protocol for the space-time efficient analog rotation (STAR) architecture. Gate operations within the STAR architecture is based on lattice surgery with surface codes, but it allows direct execution of continuous gates $Rz(θ)$ as non-Clifford gates instead of $T = Rz(π/4)$. $Rz(θ)$ operations involve creation of resource states $|m_θ\rangle = \frac{1}{\sqrt{2}} (|0 \rangle + e^{iθ} |1\rangle ) $ followed by ZZ joint measurements with target logical qubits. While employing $Rz(θ)$ enables more efficient circuit execution, both their creations and joint measurements are probabilistic processes and adopt repeat-until-success (RUS) protocols which are likely to result in considerable time overhead. Our circuit execution protocol aims to reduce such time overhead by parallel trials of resource state creations and more frequent trials of joint measurements. By employing quadratic unconstrained binary optimization (QUBO) in determining resource state allocations within the space, we successfully make our protocol efficient. Furthermore, we proposed performance estimators given the target circuit and qubit topology. It successfully predicts the time performance within less time than actual simulations do, and helps find the optimal qubit topology to run the target circuits efficiently.
- Abstract（参考訳）: 初期のFTQC時代に入るにつれて、論理量子ビットと特定の誤り訂正符号を持つ回路実行プロトコルが議論されている。
本稿では、時空効率的なアナログ回転(STAR)アーキテクチャのための回路実行プロトコルを提案する。
STARアーキテクチャ内のゲート操作は、表面符号を持つ格子手術に基づいているが、連続ゲートを$T = Rz(π/4)$の代わりに非クリフォードゲートとして直接実行することができる。
Rz(θ)$ 演算は、リソース状態 $|m_θ\rangle = \frac{1}{\sqrt{2}} (|0 \rangle + e^{iθ} |1\rangle )$ の生成を伴い、続いてターゲット論理量子ビットによるZZ結合の測定を行う。
Rz(θ)$はより効率的な回路実行を可能にするが、それらの生成と関節計測の両方が確率的プロセスであり、相当な時間的オーバーヘッドをもたらす可能性があるリピート・アンティル・サクセス(RUS)プロトコルを採用する。
我々の回路実行プロトコルは、資源状態生成の並列的な試行と、共同測定のより頻繁な試行により、そのような時間のオーバーヘッドを低減することを目的としている。
空間内のリソース状態割り当てを決定するために2次非制約バイナリ最適化(QUBO)を用いることで、プロトコルを効率的にする。
さらに,対象回路と量子トポロジを考慮した性能推定器を提案する。
実際のシミュレーションよりも少ない時間で時間性能を予測し、ターゲット回路を効率的に動かすのに最適なキュービットトポロジーを見つけるのに役立ちます。
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