論文の概要: ARCS: Autoregressive Circuit Synthesis with Topology-Aware Graph Attention and Spec Conditioning

• arxiv url: http://arxiv.org/abs/2603.29068v1
• Date: Mon, 30 Mar 2026 23:14:08 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-01 15:25:02.941984
• Title: ARCS: Autoregressive Circuit Synthesis with Topology-Aware Graph Attention and Spec Conditioning
• Title（参考訳）: ARCS: トポロジ対応グラフアテンションとスペックコンディショニングによる自己回帰回路合成
• Authors: Tushar Dhananjay Pathak,
• Abstract要約: ARCSは、検索ベースの手法で必要とされる分ではなく、完全なSPICEシミュラブルな設計をミリ秒で生成する。 ベストオブ3候補選択を備えたトポロジ対応グラフ変換器は,97msで85%のシミュレーション精度を達成し,ランダム検索の600倍以上の高速化を実現した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: I present ARCS, a system for amortized analog circuit generation that produces complete, SPICE-simulatable designs (topology and component values) in milliseconds rather than the minutes required by search-based methods. A hybrid pipeline combining two learned generators (a graph VAE and a flow-matching model) with SPICE-based ranking achieves 99.9% simulation validity (reward 6.43/8.0) across 32 topologies using only 8 SPICE evaluations, 40x fewer than genetic algorithms. For single-model inference, a topology-aware Graph Transformer with Best-of-3 candidate selection reaches 85% simulation validity in 97ms, over 600x faster than random search. The key technical contribution is Group Relative Policy Optimization (GRPO): I identify a critical failure mode of REINFORCE (cross-topology reward distribution mismatch) and resolve it with per-topology advantage normalization, improving simulation validity by +9.6pp over REINFORCE in only 500 RL steps (10x fewer). Grammar-constrained decoding additionally guarantees 100% structural validity by construction via topology-aware token masking. ARCS does not yet match the per-design quality of search-based optimization (5.48 vs. 7.48 reward), but its >1000x speed advantage enables rapid prototyping, design-space exploration, and warm-starting search methods (recovering 96.6% of GA quality with 49% fewer simulations).
• Abstract（参考訳）: 本稿では, 完全かつSPICEシミュレート可能な設計(トポロジとコンポーネント値)を, サーチベース法で要求される分ではなくミリ秒単位で生成するアモータイズされたアナログ回路生成システムARCSを提案する。 2つの学習されたジェネレータ(グラフVAEとフローマッチングモデル)とSPICEベースのランキングを組み合わせたハイブリッドパイプラインは、遺伝的アルゴリズムの40倍少ない8つのSPICE評価のみを使用して、32のトポロジーに対して99.9%のシミュレーション妥当性(逆6.43/8.0)を達成する。 単モデル推論では、ベストオブ3候補選択を備えたトポロジ対応グラフ変換器が97msで85%のシミュレーション精度に達し、ランダム検索より600倍以上高速である。 主な技術的貢献は、グループ相対政策最適化(GRPO): 私は、REINFORCE(クロストポロジー報酬分布ミスマッチ)の重要な障害モードを特定し、トポロジーごとの優位な正規化で解決し、たった500RLステップ(10倍)でREINFORCEのシミュレーションの有効性を+9.6pp向上させる。 文法制約付き復号法は、トポロジーを意識したトークンマスキングによる構築によって、100%の構造的妥当性を保証している。 ARCSは、検索ベースの最適化(5.48対7.48の報酬)の1設計品質とはまだ一致していないが、1000倍の速度の利点は、高速なプロトタイピング、設計空間探索、ウォームスタート検索(GA品質の96.6%を再現し、49%のシミュレーションを減らした)を可能にする。

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