論文の概要: Heterogeneous architectures enable a 138x reduction in physical qubit requirements for fault-tolerant quantum computing under detailed accounting

• arxiv url: http://arxiv.org/abs/2604.06319v2
• Date: Mon, 13 Apr 2026 18:52:34 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-15 14:01:13.122713
• Title: Heterogeneous architectures enable a 138x reduction in physical qubit requirements for fault-tolerant quantum computing under detailed accounting
• Title（参考訳）: 不均一アーキテクチャにより、詳細な会計条件下でのフォールトトレラント量子コンピューティングの物理量子ビット要求の138倍の低減が可能となる
• Authors: Pranav S. Mundada, Aleksei Khindanov, Yulun Wang, Claire L. Edmunds, Paul Coote, Michael J. Biercuk, Yuval Baum, Michael Hush,
• Abstract要約: 量子コンピュータのハードウェアは、今後10年間で数十万の量子ビットをオンラインにスケールすると予想されている。 量子コンピュータアーキテクチャは、理論的および実験的なQECの進歩にもかかわらず、大きなギャップを被った。 本稿では,タスク固有のハードウェア選択とQEC符号化を組み込んだ完全異種量子コンピューティングアーキテクチャを提案する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Quantum computer hardware is predicted to scale over hundreds of thousands of qubits coming online in the next decade. Despite significant theoretical and experimental QEC progress, quantum computer architecture has suffered a significant gap, with bottom-up physical-device-driven challenges largely disconnected from top-down QEC-code-driven considerations. In this work, we unify these two views, presenting a complete heterogeneous quantum computing architecture incorporating task-specific hardware selection and QEC encoding, and agnostic to code selection or physical qubit parameters. Our approach further enables special-purpose processing modules, and includes a full microarchitecture for fault-tolerant implementation of interfaces between quantum processing units and quantum memories. Using this architecture and a new fully featured compiler functioning across subsystems at the scale of $1,000$ logical qubits, we schedule and orchestrate a variety of algorithms down to hardware-specific instructions; a detailed accounting of all operations reveals up to 551x reduction in algorithmic logical error and up to 138x reduction in physical-qubit overhead compared to a monolithic baseline architecture. We then consider the factorization of 2048-bit RSA-integers; using an experimentally demonstrated grid-coupling topology, factoring RSA-2048 requires 381k physical qubits and 9.2 days, which can be reduced to 4.9 days via addition of an algorithm-specific accelerator for the Adder subroutine (requiring 439k qubits). Finally, assuming hypothetical long-range coupling, implementing quantum memory using qLDPC codes reduces the resources required for factoring to just 190k qubits and under 10 days. These results and the tooling we have built indicate that heterogeneous quantum-computer architectures can deliver significant, verifiable benefits on realistic hardware.
• Abstract（参考訳）: 量子コンピュータのハードウェアは、今後10年間で数十万の量子ビットをオンラインにスケールすると予想されている。 量子コンピュータアーキテクチャは、理論と実験的に大きく進歩したものの、ボトムアップの物理デバイス駆動の課題は、トップダウンのQECコード駆動の考慮から大きく切り離されている。 本研究では、タスク固有のハードウェア選択とQECエンコーディングを取り入れた完全不均一な量子コンピューティングアーキテクチャを提示し、コード選択や物理量子ビットパラメータに依存しない2つの視点を統一する。 量子処理ユニットと量子メモリ間のインタフェースのフォールトトレラント実装のための完全なマイクロアーキテクチャを含む。 このアーキテクチャと1000ドル(約1万1000円)の論理量子ビットのスケールでサブシステムにまたがって機能する新しいコンパイラを用いて、様々なアルゴリズムをハードウェア固有の命令までスケジュールし、調整する。 実験的なグリッド結合トポロジーを用いて、RSA-2048は381kの物理量子ビットと9.2日を必要とする。 最後に、仮説的な長距離結合を仮定し、qLDPC符号を用いた量子メモリの実装は、ファクタリングに必要なリソースをわずか190kキュービット、10日以内に削減する。 これらの結果と、我々が構築したツールにより、異種量子コンピュータアーキテクチャが現実的なハードウェアに大きく、検証可能なメリットをもたらすことが示される。

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