論文の概要: Large-Scale Quantum Circuit Simulation on HPC Cluster via Cache Blocking, Boosting, and Gate Fusion Optimization

• arxiv url: http://arxiv.org/abs/2604.12256v1
• Date: Tue, 14 Apr 2026 04:07:24 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-15 19:11:32.228088
• Title: Large-Scale Quantum Circuit Simulation on HPC Cluster via Cache Blocking, Boosting, and Gate Fusion Optimization
• Title（参考訳）: キャッシュブロッキング、ブースティング、ゲート融合最適化によるHPCクラスタ上の大規模量子回路シミュレーション
• Abstract要約: 量子回路シミュレーションは量子アルゴリズムの開発に不可欠である。 フル状態量子回路シミュレーションは、大規模な量子系のシミュレーション時間が指数関数的に増加するため、課題を提起する。 本稿では,データの局所性と計算効率を最適化し,シミュレーション性能を向上させるフレームワークを提案する。
• 参考スコア（独自算出の注目度）: 5.552529422486661
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Quantum circuit simulation is crucial for the development of quantum algorithms, particularly given the high cost and noise limitations of physical quantum hardware. While full-state quantum circuit simulation is commonly employed for prototyping and debugging, it poses challenges because of the exponential increase in simulation time for large quantum systems. In this work, we propose an extensible framework designed to enhance simulation performance by optimizing both data locality and computational efficiency, thereby addressing these challenges. This framework is seamlessly integrated with an optimizer that restructures quantum circuits and a simulator that adjusts execution strategies for various quantum operations. For the newly developed components, merge booster and diagonal detector, the underlying algorithms are inspired by the principles of quantum entanglement and gate fusion, as well as by the limitations identified in existing third-party simulation libraries. The experiments were conducted on eight DGX-H100 workstations, each equipped with eight NVIDIA H100 GPUs, employing both gate-level and circuit-level benchmarks. The results indicate a speedup of up to 160 times for circuit-level benchmarks and an acceleration of up to 34 times for diagonal-heavy gate-level benchmarks compared to existing simulators. The proposed methodologies are anticipated to deliver more robust and faster quantum circuit simulations, thereby fostering the advancement of novel quantum algorithms.
• Abstract（参考訳）: 量子回路シミュレーションは、特に物理量子ハードウェアのコストとノイズの制限を考えると、量子アルゴリズムの開発に不可欠である。 実状態量子回路シミュレーションは一般にプロトタイピングやデバッギングに使用されるが、大規模な量子系におけるシミュレーション時間の指数関数的な増加により問題が発生する。 本研究では,データ局所性と計算効率を最適化し,これらの課題に対処し,シミュレーション性能を向上させるための拡張可能なフレームワークを提案する。 このフレームワークは、量子回路を再構成するオプティマイザと、様々な量子演算の実行戦略を調整するシミュレータとシームレスに統合されている。 新たに開発されたコンポーネントであるマージブースターと対角検出器では、基礎となるアルゴリズムは量子絡み合いとゲート融合の原理や、既存のサードパーティのシミュレーションライブラリで特定されている制限にインスパイアされている。 実験は8台のDGX-H100ワークステーションで行われ、それぞれ8台のNVIDIA H100 GPUを搭載し、ゲートレベルとサーキットレベルの両方のベンチマークを使用した。 その結果,回路レベルのベンチマークでは最大160倍,対角方向のゲートレベルのベンチマークでは最大34倍の高速化が得られた。 提案手法は、より堅牢で高速な量子回路シミュレーションを提供することが期待され、新しい量子アルゴリズムの進歩が促進される。

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