論文の概要: The Impact of Qubit Connectivity on Quantum Advantage in Noisy IQP Circuits

• arxiv url: http://arxiv.org/abs/2604.12635v1
• Date: Tue, 14 Apr 2026 12:06:48 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-15 19:11:32.427226
• Title: The Impact of Qubit Connectivity on Quantum Advantage in Noisy IQP Circuits
• Title（参考訳）: 雑音IQP回路の量子アドバンテージに及ぼす量子接続性の影響
• Authors: Leonardo Placidi, Enrico Rinaldi, Keisuke Fujii, Chen-Yu Liu,
• Abstract要約: Instantaneous Quantum Polynomial-time (IQP) 回路は、短期的な量子優位性を示す候補である。 分散アーキテクチャでは、長距離通信を実装するために追加のルーティングを必要とするため、この移行においてqubit接続が重要なパラメータであることを示す。 我々は,このアーキテクチャ依存シフトを,コンパイルされた深度オーバーヘッドとそれに対応するシミュラビリティマージンを用いて定量化する。
• 参考スコア（独自算出の注目度）: 12.732381296045054
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Instantaneous Quantum Polynomial-time (IQP) circuits are a candidate for demonstrating near-term quantum advantage, as their sampling task is believed to be classically hard in the ideal theoretical setting under standard complexity-theoretic assumptions. In noisy implementations, however, this hardness can disappear once circuit depth exceeds a noise-dependent critical threshold. We show that qubit connectivity is a key parameter in this transition, since sparse architectures require additional routing to implement long-range interactions, thereby increasing compiled circuit depth. To make this explicit, we present a connectivity-aware analysis of compiled IQP circuits. For a fixed abstract IQP instance, different hardware connectivity graphs yield different compiled depths and thus different effective positions relative to the noisy-IQP simulatability boundary. We quantify this architecture-dependent shift using the compiled depth overhead and the corresponding simulatability margin. We combine analytic depth estimates for sparse geometries, including the two-dimensional grid, with native-gateset-aware compilation experiments across seven hardware-grounded experimental device models derived from publicly available topologies. To compare these device models under a unified empirical framework, we approximate the effective noise level primarily through reported two-qubit gate error rates. This lets us compare how much effective noise sparse and fully connected architectures can tolerate for the same position relative to the noisy-IQP simulatability boundary. Our results show that sparse connectivity requires a lower effective noise level to sustain the same margin relative to the noisy-IQP simulatability boundary, and they provide a quantitative framework for determining when compiled IQP experiments are likely to remain outside, or instead enter, the classically simulatable regime.
• Abstract（参考訳）: 即時量子多項式時間(IQP)回路は、標準的な複雑性理論の仮定の下での理想的な理論条件において、サンプリングタスクは古典的に難しいと考えられているため、短期的な量子優位を示す候補である。 しかしノイズの多い実装では、回路深さがノイズ依存臨界しきい値を超えると、この硬さは消滅する。 この遷移の鍵となるパラメータは量子ビット接続であることを示す。なぜなら、スパースアーキテクチャは長距離相互作用を実装するために追加のルーティングを必要とするため、コンパイルされた回路深さが増大する。 これを明確にするために、コンパイルされたIQP回路の接続性を考慮した解析法を提案する。 固定抽象IQPインスタンスの場合、異なるハードウェア接続グラフは異なるコンパイル深度をもたらし、ノイズ-IQPシミュラビリティ境界に対して異なる有効位置を得る。 我々は,このアーキテクチャ依存シフトを,コンパイルされた深度オーバーヘッドとそれに対応するシミュラビリティマージンを用いて定量化する。 本研究では,2次元格子を含むスパース測地における解析的深度推定と,一般に利用可能なトポロジから派生した7つのハードウェア地上実験装置モデルを対象としたネイティブゲートセット認識コンパイル実験を組み合わせる。 統一的な経験的枠組みの下でこれらのデバイスモデルを比較するため、主に報告された2ビットゲート誤差率を用いて有効雑音レベルを近似する。 これにより、ノイズスパースと完全に接続されたアーキテクチャが、ノイズ-IQPシミュラビリティ境界に対して、同じ位置で許容可能であるかを比較することができる。 以上の結果から, 疎結合性は, 雑音-IQP相似性境界と同等のマージンを維持するために低い有効雑音レベルを必要とすることが示唆され, コンパイルされたIQP実験が外部に留まりやすいか, むしろ古典的にシミュラタブルな状態に入るかを決定するための定量的な枠組みが提供される。

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