論文の概要: Cross-Layer Co-Optimized LSTM Accelerator for Real-Time Gait Analysis
- arxiv url: http://arxiv.org/abs/2604.13543v1
- Date: Wed, 15 Apr 2026 06:46:15 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-04-16 20:38:32.421382
- Title: Cross-Layer Co-Optimized LSTM Accelerator for Real-Time Gait Analysis
- Title（参考訳）: リアルタイム歩行解析のためのクロスレイヤ共最適化LSTM加速器
- Authors: Mohammad Hasan Ahmadilivani, Levent Aksoy, Mohammad Eslami, Jaan Raik, Alar Kuusik,
- Abstract要約: 本研究は,ASIC設計をターゲットとしたリアルタイム歩行解析のための,最初の層間共最適化LSTM加速器を提案する。
ハードウェアを意識した量子化により,ソフトウェアレベルでビット幅最適化を行い,ハードウェアの複雑さを低減する。
ハードウェアの複雑さと精度の観点から,LSTMアクセラレータの効率的な実現を実現するための代替レイアウトを生成する。
- 参考スコア（独自算出の注目度）: 1.01129133945787
- License: http://creativecommons.org/licenses/by-nc-nd/4.0/
- Abstract: Long Short-Term Memory (LSTM) neural networks have penetrated healthcare applications where real-time requirements and edge computing capabilities are essential. Gait analysis that detects abnormal steps to prevent patients from falling is a prominent problem for such applications. Given the extremely stringent design requirements in performance, power dissipation, and area, an Application-Specific Integrated Circuit (ASIC) enables an efficient real-time exploitation of LSTMs for gait analysis, achieving high accuracy. To the best of our knowledge, this work presents the first cross-layer co-optimized LSTM accelerator for real-time gait analysis, targeting an ASIC design. We conduct a comprehensive design space exploration from software down to layout design. We carry out a bit-width optimization at the software level with hardware-aware quantization to reduce the hardware complexity, explore various designs at the register-transfer level, and generate alternative layouts to find efficient realizations of the LSTM accelerator in terms of hardware complexity and accuracy. The physical synthesis results show that, using the 65 nm technology, the die size of the accelerator's layout optimized for the highest accuracy is 0.325 mm^2, while the alternative design optimized for hardware complexity with a slightly lower accuracy occupies 15.4% smaller area. Moreover, the designed accelerators achieve accurate gait abnormality detection 4.05x faster than the given application requirement.
- Abstract（参考訳）: 長期記憶(LSTM)ニューラルネットワークは、リアルタイム要求とエッジコンピューティング能力が不可欠である医療アプリケーションに浸透している。
患者が転倒するのを防ぐための異常なステップを検出する歩行分析は、そのような応用にとって顕著な問題である。
アプリケーション特化集積回路(ASIC)は、性能、消費電力、面積の極めて厳しい設計要件を考慮し、歩行解析のためのLSTMの効率的なリアルタイム利用を可能にし、高精度を実現する。
我々の知る限り、この研究はASIC設計をターゲットとして、リアルタイム歩行分析のための最初の層間共同最適化LSTM加速器を提示する。
ソフトウェアからレイアウト設計まで、包括的なデザインスペースの探索を行います。
ハードウェアを意識した量子化によりソフトウェアレベルでビット幅の最適化を行い、ハードウェアの複雑さを低減し、レジスタ・トランスファーレベルで様々な設計を探索し、ハードウェアの複雑さと精度の観点からLSTMアクセラレータの効率的な実現を実現するための代替レイアウトを生成する。
物理合成の結果、65nm技術を用いて、加速器のレイアウトを最大精度で最適化したダイサイズは0.325 mm^2であり、代替設計ではハードウェアの複雑さに最適化され、精度がわずかに低い領域が15.4%小さい。
さらに、設計した加速器は、所定のアプリケーション要求よりも4.05倍早く正確な歩行異常検出を行う。
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