論文の概要: Exploring LLM-based Verilog Code Generation with Data-Efficient Fine-Tuning and Testbench Automation

• arxiv url: http://arxiv.org/abs/2604.15388v1
• Date: Thu, 16 Apr 2026 06:02:39 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-20 22:00:19.578891
• Title: Exploring LLM-based Verilog Code Generation with Data-Efficient Fine-Tuning and Testbench Automation
• Title（参考訳）: データ効率の良いファインチューニングとテストベンチ自動化によるLLMベースのVerilogコード生成の探索
• Authors: Mu-Chi Chen, Po-Hsuan Huang, Yu-Hung Kao, Yen-Fu Liu, Yu-Kai Hung, Cheng Liang, Shao-Chun Ho, Chia-Heng Tu, Shih-Hao Hung,
• Abstract要約: 本稿では,マルチエージェントモデルを用いて高品質な微調整データに対するテストベンチを生成するワークフローを提案する。 テストベンチ作成を自動化することで、仕様からVerilogタスクの微調整されたモデルは、最先端のメソッドに匹敵するパフォーマンスを達成する。
• 参考スコア（独自算出の注目度）: 1.2868785387618027
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Recent advances in large language models have improved code generation, but their use in hardware description languages is still limited. Moreover, training data and testbenches for these models are often scarce. This paper presents a workflow that uses multi-agent models to generate testbenches for high-quality fine-tuning data. By automating testbench creation, the fine-tuned model for the specification-to-Verilog task achieves performance comparable to state-of-the-art methods on the refined VerilogEval v2 benchmark while using less training data. This study provides a basis for future work on LLM-based HDL generation and automated verification.
• Abstract（参考訳）: 大規模言語モデルの最近の進歩はコード生成を改善しているが、ハードウェア記述言語での使用は制限されている。 さらに、これらのモデルのトレーニングデータやテストベンチは少ないことが多い。 本稿では,マルチエージェントモデルを用いて高品質な微調整データに対するテストベンチを生成するワークフローを提案する。 テストベンチ作成を自動化することで、Verilogタスクの微調整モデルは、より少ないトレーニングデータを使用しながら、洗練されたVerilogEval v2ベンチマークの最先端メソッドに匹敵するパフォーマンスを達成する。 本研究は,LLMに基づくHDL生成と自動検証に関する今後の研究の基盤を提供する。

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