論文の概要: Valley-Aware Optimal Control of Spin Shuttling Using Cryogenic Integrated Electronics
- arxiv url: http://arxiv.org/abs/2604.20482v1
- Date: Wed, 22 Apr 2026 12:14:16 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-04-23 15:36:11.11811
- Title: Valley-Aware Optimal Control of Spin Shuttling Using Cryogenic Integrated Electronics
- Title（参考訳）: 極低温集積電子を用いたスピンシャットリングのバレー対応最適制御
- Authors: Pau Dietz Romero, Nermine Chaabani, Lammert Duipmans, Alessandro David, Felix Motzoi, Stefan van Waasen, Lotte Geck,
- Abstract要約: エンド・ツー・エンドのコシミュレート・フレームワークは、乱れインフォームド・バレーマップとトランジスタレベルの低温回路シミュレーションを組み合わせる。
速度変調に適した完全一体型低温シャットリング信号発生器は周期的な波形整形を可能にする。
共模擬フレームワークにおけるバレーとノイズの実現により,最適化された速度変調波形により輸送性能が向上する。
- 参考スコア（独自算出の注目度）: 33.72751145910978
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Electron shuttling is emerging as a key mechanism for enabling long-range coupling in scalable spin-qubit architectures. Bringing shuttling waveform generation into the cryostat can improve scalability, but imposes strict area and power constraints on the control electronics. Concurrently, shuttling in Si/SiGe is further limited by a spatially varying valley splitting that induces spin--valley mixing and degrades coherence. Here, we make three contributions that address these limitations jointly: (i) an end-to-end co-simulation framework that combines disorder-informed valley maps with transistor-level cryogenic circuit simulations including electronic noise; (ii) a fully integrated cryogenic shuttling-signal generator tailored to velocity modulation, enabling period-wise waveform shaping through discrete circuit settings stored in on-chip memory; and (iii) a noise-aware optimization procedure that tunes only these implementable circuit controls, using one of four discrete resistor settings per period, to generate high-fidelity shuttling sequences. Across simulated valley and noise realizations in our co-simulation framework, the optimized velocity-modulation waveforms improve transport performance, achieving an average shuttling fidelity of $99.99 \pm 0.007\%$ at $v_{\mathrm{avg}} = 20~\mathrm{m\,s^{-1}}$ over a distance of $10~μ\mathrm{m}$, while maintaining active analog power consumption in the tens of $μ\mathrm{W}$ during shuttling. This validates on-chip storage and replay of optimized control settings as a practical strategy to mitigate valley disorder in scalable shuttling architectures.
- Abstract（参考訳）: スケーラブルなスピンキュービットアーキテクチャにおいて、長距離カップリングを可能にするための重要なメカニズムとして、電子シャットリングが登場している。
シャットリング波形生成をクライオスタットに導入することでスケーラビリティが向上するが、制御エレクトロニクスに厳しい領域と電力制約が課される。
同時に、Si/SiGeのシャットリングは、スピン-ヴァレー混合を誘導しコヒーレンスを低下させる空間的に変化する谷分割によってさらに制限される。
ここでは、これらの制限に共同で対処する3つのコントリビューションを行います。
(i)無秩序な谷図と電子ノイズを含むトランジスタレベルの低温回路シミュレーションを組み合わせたエンドツーエンドのコシミュレートフレームワーク
二 オンチップメモリに記憶された離散回路設定による周期的な波形整形を可能にする、速度変調に適合した完全一体型低温シャットリング信号発生装置
3)これらの実装可能な回路制御のみを調整し、周期毎に4つの離散抵抗設定のうちの1つを用いて、高忠実度シャットリングシーケンスを生成するノイズ対応最適化手法。
共シミュレーションフレームワークにおけるバレーとノイズの再現により、最適化された速度変調波形は輸送性能を向上し、シャットリング中の10ドルμ\mathrm{W}$でアクティブなアナログ電力消費を維持しつつ、平均シャットリング忠実度99.99 \pm 0.007\%$ at $v_{\mathrm{avg}} = 20~\mathrm{m\,s^{-1}}$ at a distance of 10~μ\mathrm{m}$を達成した。
これは、スケーラブルなシャットリングアーキテクチャにおけるバレー障害を軽減するための実用的な戦略として、最適化された制御設定のオンチップストレージとリプレイを検証する。
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