論文の概要: Hardware-Efficient FPGA Implementation of Sigmoid Function Using Mixed-Radix Hyperbolic Rotation CORDIC

• arxiv url: http://arxiv.org/abs/2604.23547v1
• Date: Sun, 26 Apr 2026 05:52:39 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-28 17:12:07.425154
• Title: Hardware-Efficient FPGA Implementation of Sigmoid Function Using Mixed-Radix Hyperbolic Rotation CORDIC
• Title（参考訳）: 混合無線双曲回転CORDICを用いたシグモイド関数のハードウェア効率よいFPGA実装
• Authors: Chintan Panchal, Ankur Changela, Mohendra Roy,
• Abstract要約: 本稿では,混在型CORDICアーキテクチャを用いたシグモイドアクティベーション関数のハードウェア効率のFPGA実装について述べる。 この設計は16ビットの固定点表現を用いてXilinx Virtex-7 FPGA上で実現されている。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Efficient hardware implementation of nonlinear activation functions is a crucial task in deploying artificial neural networks on resource-constrained and edge devices such as Field-Programmable Gate Arrays (FPGAs). The sigmoid activation function is widely used for probabilistic output, binary classification, and gating mechanisms in recurrent neural networks, despite its reliance on exponential computations. This paper presents a hardware-efficient FPGA implementation of the sigmoid activation function using a mixed-radix CORDIC-based architecture. The proposed approach leverages the mathematical relationship between the sigmoid and hyperbolic tangent functions. The input range is normalized to 1, enabling the corresponding tanh computation to operate within a reduced range of 0.5, which significantly improves convergence behavior. To achieve high accuracy with minimal hardware overhead, a modified mixed-radix hyperbolic rotation CORDIC (MR-HRC) algorithm combining radix-2 and radix-4 iterations is introduced. The initial radix-2 stage ensures stable convergence, while the subsequent radix-4 stage accelerates convergence without requiring scale-factor compensation. In the final stage, a radix-2 linear vectoring CORDIC (R2-LVC) is used to compute the hyperbolic tangent by dividing hyperbolic sine and cosine values derived from the MR-HRC algorithm. The entire architecture is fully pipelined and implemented on an FPGA. The design is realized on an Xilinx Virtex-7 FPGA using a 16-bit fixed-point representation. Experimental results demonstrate a significant reduction in hardware utilization, requiring only 835 logic slices with zero DSP usage. Additionally, the design achieves a mean absolute error of 4.23 10^-4, outperforming several recent sigmoid implementations.
• Abstract（参考訳）: 非線形アクティベーション関数の効率的なハードウェア実装は、FPGA(Field-Programmable Gate Arrays)のようなリソース制約やエッジデバイスに人工ニューラルネットワークをデプロイする上で重要なタスクである。 シグモイド活性化関数は、指数計算に依存するにもかかわらず、繰り返しニューラルネットワークにおける確率的出力、二分分類、ゲーティング機構に広く用いられている。 本稿では,混在型CORDICアーキテクチャを用いたシグモイドアクティベーション関数のハードウェア効率のFPGA実装について述べる。 提案手法はシグモイド関数と双曲型接点関数の数学的関係を利用する。 入力範囲は1に正規化され、対応するタンの計算は0.5の範囲内で動作し、収束挙動を大幅に改善する。 ハードウェアオーバーヘッドを最小限に抑えるため、radix-2とradix-4の繰り返しを組み合わせたMR-HRCアルゴリズムが導入された。 最初のラディクス2段階は安定収束を保証し、続くラディックス4段階はスケールファクタ補正を必要とせずに収束を加速する。 最終段階では、MR-HRCアルゴリズムから得られる双曲正弦とコサイン値を分割して双曲接点を計算するために、ラディックス-2線形ベクトル CORDIC (R2-LVC) を用いる。 アーキテクチャ全体がパイプライン化され、FPGA上に実装されている。 この設計は16ビットの固定点表現を用いてXilinx Virtex-7 FPGA上で実現されている。 実験の結果、ハードウェア使用率が大幅に低下し、DSP使用量ゼロのロジックスライスを835個必要としていた。 さらに、設計は4.23 10^-4の平均的な絶対誤差を達成し、近年のシグモイドの実装よりも優れている。

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