論文の概要: Towards Topology-Aware Very Large-Scale Photonic AI Accelerators

• arxiv url: http://arxiv.org/abs/2604.26966v1
• Date: Thu, 16 Apr 2026 22:38:48 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-04 02:32:14.251942
• Title: Towards Topology-Aware Very Large-Scale Photonic AI Accelerators
• Title（参考訳）: トポロジーを意識した大規模フォトニックAI加速器を目指して
• Authors: Belal Jahannia, Abdolah Amirany, Hamed Dalir,
• Abstract要約: フォトニック加速器は、その固有の並列性と高速マトリックス演算のために、魅力的な代替手段を提供する。 4X4フォトニックテンソルコアユニットを用いたモジュラースケールアウトパラダイムに基づくスケーラブルなフォトニックアクセルアーキテクチャを提案する。 我々は、対称トポロジが線形構成に比べて最大6倍のメモリアクセスを40%以上削減し、利用率を向上させることを実証するシンメトリ・グリッド・ルールを確立した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The rapid growth of deep neural networks (DNNs) has exposed fundamental limitations in electronic accelerators, where data movement dominates energy consumption, commonly referred to as the memory wall. Photonic accelerators offer a compelling alternative due to their inherent parallelism and high-speed matrix operations. However, existing research largely focuses on device-level innovations, leaving system-level scalability insufficiently explored. In this paper, we present a scalable photonic accelerator architecture based on a modular scale-out paradigm using 4 X 4 photonic tensor core units. We perform a systematic architectural analysis that incorporates the practical scaling limits of photonic hardware, including insertion loss, fanout penalties, and laser power limits, which restrict monolithic photonic scaling. Through evaluation on representative DNN workloads (GoogleNet, ResNet-18, MobileNet, and AlphaGo Zero) with up to 1024 processing elements, we identify a topology-dominated scaling bottleneck in the photonic domain, termed the Utilization Wall, where performance is governed by grid topology rather than hardware size. We further establish the Symmetric Grid Rule, demonstrating that symmetric topologies improve utilization by up to 6X while reducing memory access by over 40% compared to linear configurations, which reveal that topology-aware scaling is essential for achieving energy-efficient and high-performance photonic AI accelerators.
• Abstract（参考訳）: ディープニューラルネットワーク(DNN)の急速な成長により、データ移動がエネルギー消費を支配している電子加速器の基本的限界が明らかになった。 フォトニック加速器は、その固有の並列性と高速マトリックス演算のために、魅力的な代替手段を提供する。 しかし、既存の研究は主にデバイスレベルの革新に焦点を当てており、システムレベルのスケーラビリティは十分に調査されていない。 本稿では,4X 4光子テンソルコアユニットを用いたモジュラースケールアウトパラダイムに基づくスケーラブルなフォトニックアクセラアーキテクチャを提案する。 我々は、挿入損失、ファンアウトペナルティ、およびモノリシックフォトニックスケーリングを制限するレーザーパワー制限を含む、フォトニックハードウェアの実用的なスケーリング限界を組み込んだアーキテクチャ解析を行う。 代表的なDNNワークロード(GoogleNet、ResNet-18、MobileNet、AlphaGo Zero)を最大1024の処理要素で評価することにより、フォトニック領域におけるトポロジに支配的なスケーリングボトルネックを特定します。 さらに、対称トポロジが線形構成に比べて最大6倍のメモリアクセスを40%以上削減できることを示し、エネルギー効率と高性能なフォトニックAIアクセラレータを実現するためにはトポロジ対応のスケーリングが不可欠であることを示した。

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