論文の概要: A Scalable FPGA Architecture for Real-Time Decoding of Quantum LDPC Codes Using GARI

• arxiv url: http://arxiv.org/abs/2605.01035v1
• Date: Fri, 01 May 2026 18:59:31 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-05 20:33:49.547686
• Title: A Scalable FPGA Architecture for Real-Time Decoding of Quantum LDPC Codes Using GARI
• Title（参考訳）: GARIを用いた量子LDPC符号のリアルタイム復号化のためのスケーラブルFPGAアーキテクチャ
• Authors: Daniel Báscones, Arshpreet Singh Maan, Valentin Savin, Francisco Garcia-Herrero,
• Abstract要約: 本稿では,量子LDPC符号の相関誤りを復号するハードウェアアーキテクチャを提案する。 このデコーダはメッセージパッシングに基づいており、最近導入されたグラフ拡張と推論(GARI)法による検出誤差モデルの構造を利用する。 提案アーキテクチャはフレキシブルなスケーリングを可能にし、原則としてGARIフレームワークを使用して任意の量子LDPCコードに適応することができる。
• 参考スコア（独自算出の注目度）: 2.4382430407654767
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: In this work, we introduce a new hardware architecture for decoding correlated errors in quantum LDPC codes. The decoder is based on message passing and exploits the structure of the detector error model obtained through the recently introduced Graph Augmentation and Rewiring for Inference (GARI) method. The proposed architecture enables flexible scaling and can, in principle, adapt to any quantum LDPC codes using the GARI framework. It leverages resource reuse while maintaining a modest degree of parallelism, thereby reducing power consumption and area requirements, while preserving low decoding latency. As a case study, the architecture was implemented on a VCU19P FPGA as an ensemble of three decoder cores targeting the [[144,12,12]] bivariate bicycle code, achieving an average latency of 596 ns per decoding round. This implementation consumes six times fewer resources than the previous GARI-based proposal, being the first reported implementation of multiple decoder cores for correlated errors on a single FPGA device. This enables better energy-conscious scaling of the quantum error correction layer on the classical side, reducing overall power consumption while meeting real-time constraints without compromising decoding accuracy under correlated errors.
• Abstract（参考訳）: 本研究では,量子LDPC符号の相関誤りを復号するハードウェアアーキテクチャを提案する。 このデコーダはメッセージパッシングに基づいており、最近導入されたグラフ拡張と推論(GARI)法による検出誤差モデルの構造を利用する。 提案アーキテクチャはフレキシブルなスケーリングを可能にし、原則としてGARIフレームワークを使用して任意の量子LDPCコードに適応することができる。 リソースの再利用を適度な並列性を維持しながら活用し、低復号レイテンシを保ちながら電力消費と領域要求を低減します。 ケーススタディでは、[144,12,12]の自転車コードを対象とした3つのデコーダコアのアンサンブルとしてVCU19P FPGA上に実装され、デコードラウンドあたりの平均遅延は596 nsである。 この実装は、以前のGARIベースの提案の6倍のリソースを消費し、単一のFPGAデバイス上で相関エラーに対する複数のデコーダコアの実装を最初に報告した。 これにより、古典的な側での量子エラー補正層のエネルギーを意識したスケーリングが向上し、相関エラー下での復号精度を損なうことなく、リアルタイム制約を満たしながら全体の消費電力を削減できる。

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